[發明專利]半導體器件制造方法

有效

• 申請號: 201210435410.X
• 申請日: 2012-11-03
• 公開（公告）號: CN103794562B
• 公開（公告）日: 2018-02-13
• 發明（設計）人: 秦長亮;尹海洲;殷華湘
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/8238
• 分類號: H01L21/8238
• 代理公司: 北京藍智輝煌知識產權代理事務所(普通合伙)11345
• 代理人: 陳紅

技術領域

本發明涉及半導體器件制造方法領域，特別地，涉及一種應用于CMOS后柵工藝的雙應變應力層的集成方法。

背景技術

半導體集成電路技術在進入到90nm特征尺寸的技術節點后，維持或提高晶體管性能越來越具有挑戰性。在90nm節點后，應力技術逐漸被采用以提高器件的性能。與之同時，在制造工藝方面，后柵工藝(gate last)中的高K金屬柵技術也逐漸被采用以應對隨著器件不斷減小而帶來的挑戰。在應力技術中，雙應變應力層(DSL，dual stressliner)技術與常規工藝兼容性高、成本較低，因此，被各大半導體廠商所采用。

DSL技術，指的是在不同類型的MOSFET區域，形成分別具有張應力和壓應力的應力層，通常，在NMOS區域形成張應力層，在PMOS區域形成壓應力層。參見附圖1，圖為采用了DSL技術的CMOS制造工藝中的一個步驟。其中，在襯底1上，形成有NMOS 2和PMOS3，不同MOS晶體管被STI結構4隔離開。NMOS 2包括NMOS虛設柵極6及其虛設柵極絕緣層5，PMOS 3包括PMOS虛設柵極8及其虛設柵極絕緣層7，虛設柵極(dummy gate)及其虛設柵極絕緣層被用于后柵工藝，虛設柵極通常為多晶硅或非晶硅柵極，虛設柵極絕緣層通常為氧化硅層，在完成晶體管其他部件之后，去除虛設柵極及其虛設柵極絕緣層，形成柵極凹槽，然后在柵極凹槽中形成高K柵絕緣層和金屬柵極。NMOS 2之上覆蓋有張應力層9，PMOS 3之上覆蓋有壓應力層10，應力層材料通常為氮化硅。這兩種應力層分別向NMOS和PMOS的溝道區域提供應力，以增加溝道區域載流子的遷移率，保證晶體管在深亞微米領域的性能。接著，在此后的步驟中，參見附圖2，需要進行CMP工藝，平坦化器件結構，打開虛設柵極。為了避免CMP打開虛設柵極頂部硬掩模時可能在源漏區上方出現凹碟(dish)現象(若出現凹碟現象，則后續沉積高K金屬柵以及CMP將會導致高K金屬柵殘留在凹碟內，從而造成器件電學性能不穩定)，在器件間距較大時，可以使該步驟CMP一直進行到研磨停止層，也即覆蓋在源漏區域正上方的張應力層9和壓應力層10的上表面，參見附圖2中的情形；在器件間距較小時，需要在應力層上沉積一定厚度的TEOS(未圖示)，然后進行CMP。這樣，就暴露出了虛設柵極，可以先后去除虛設柵極及其虛設柵極絕緣層，形成柵極凹槽。虛設柵極絕緣層通常為氧化硅，去除方式是DHF濕法腐蝕，具體而言，在室溫下(23攝氏度)，1∶100的DHF腐蝕氧化硅的速率為30±1埃/分鐘，但是，與此同時，張應力氮化硅在此條件的DHF中腐蝕速率為498埃/分鐘，遠大于氧化硅在DHF中的腐蝕速率，因此，在去除虛設柵絕緣層的時候，張應力氮化硅也會被去除部分甚至全部，參見附圖3，圖中張應力層9被大量消耗，而壓應力層10由于腐蝕速率非常低，在此情形下為19埃/分鐘，因此損失很少。在此情況下，由于應力層損失，導致了DSL集成失敗。另外，對于器件上沉積有TEOS的情形，雖然CMP后覆蓋在應力層上的TEOS會保護應力層避免腐蝕，但是，由于TEOS在DHF中的腐蝕速率也比較高，在去除虛設柵極絕緣層的過程中，TEOS存在被DHF完全腐蝕掉的危險，這樣就會使下面的張應力氮化硅暴露在DHF的環境中從而造成張應力氮化硅被腐蝕的情況。

因此，需要提供一種新的應用于CMOS后柵工藝的雙應變應力層的集成方法，能夠克服上述缺陷，確保應力層提供足夠的應力。

發明內容

本發明提供一種晶體管的制造方法，利用額外形成的壓應力層作為保護層，避免了現有技術中張應力層損失的缺陷。

根據本發明的一個方面，本發明提供一種半導體器件制造方法，用于在后柵工藝的雙應變應力層的集成，其包括如下步驟：

提供半導體襯底，在該半導體襯底上形成STI結構，并進行阱區注入，形成NMOS區域和PMOS區域；

形成NMOS晶體管和PMOS晶體管，所述NMOS晶體管和所述PMOS晶體管包括虛設柵極和虛設柵極絕緣層，其中所述虛設柵極的上表面距離所述半導體襯底的表面的高度為h₀；

在所述NMOS晶體管之上沉積張應力層，所述張應力層的厚度為h₁，其中，h₀＞h₁；

在所述PMOS晶體管之上沉積壓應力層，所述壓應力層的厚度為h₂，其中，h₀＞h₂；

全面性沉積壓應力保護層；