[發明專利]半導體裝置

有效

• 申請號: 201210427775.8
• 申請日: 2009-11-23
• 公開（公告）號: CN102931154A
• 公開（公告）日: 2013-02-13
• 發明（設計）人: 牟田忠義
• 申請（專利權）人: 佳能株式會社
• 主分類號: H01L23/48
• 分類號: H01L23/48;H01L23/522
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 魏小薇

本分案申請是基于申請號為200910225931.0，申請日為2009年11月23日，發明名稱為“半導體裝置制造方法和半導體裝置”的中國專利申請的分案申請。

技術領域

本發明涉及半導體裝置制造方法和半導體裝置。

背景技術

近年來，電子設備的小型化和性能改善產生了對尺寸更小并且封裝密度更高的半導體裝置的需求。三維封裝是使半導體裝置具有較小的尺寸和較高的封裝密度的有效措施。作為構成三維封裝的核心的技術中的一種，關于連接半導體基板的前表面和后表面的電極的貫通電極技術的重要性日益增加。

通過利用貫通電極技術提高半導體裝置的封裝密度已被實踐。在這些實踐中，在半導體基板的后表面上形成布線以使其在半導體基板的后表面上與外部端子連接，在頂部彼此層疊以這種方式制備的多個半導體基板，并且，將各半導體基板的前表面和后表面電連接。

在包括用于半導體存儲器、CMOS傳感器、AF傳感器和其它類似的應用中的半導體芯片、層疊多個半導體芯片的半導體封裝和用于噴墨頭的連接器的各種領域中，對于具有貫通電極的半導體裝置的需求日益增加。

制造貫通電極的常規方式如下。首先，制備上面形成了電極焊盤的半導體基板。然后，在半導體基板的后表面上形成掩模圖案以蝕刻半導體基板，使得形成貫穿半導體基板的通孔。通孔從與電極焊盤的位置對應的后表面上的點到達前表面，從而露出電極焊盤。然后在包含通孔的內部的半導體基板的后表面上形成絕緣膜。然后，通孔的底部的絕緣膜被蝕刻以露出電極焊盤，然后，形成導電層。由此制造貫通電極。

但是，通過該制造方法，當蝕刻通孔底部的絕緣膜（底部蝕刻）的步驟使用例如反應離子蝕刻時，在半導體基板中的通孔的開口部分和底部的角部的絕緣膜中出現電場集中。電場集中使得角部的反應離子的密度比其它部分高。結果，開口部分和底部的角部的絕緣膜被加速蝕刻，并且會以非常薄或完全被蝕刻掉的狀態告終。除了角部的絕緣膜以外，上述的底部蝕刻趨于比必要的量多地去除通孔的內壁上的絕緣膜。結果，有時在底部蝕刻之后于通孔中形成的貫通電極和半導體基板之間出現絕緣不良（failure）。

在美國專利No.7094701中提出了對于這一點的解決方案。

美國專利No.7094701公開了兩種方法。在一種方法中，如圖7所示，在絕緣膜10上形成增強絕緣膜16，使得在通孔開口部分處產生懸突（overhang）部分18，然后，執行底部蝕刻以去除通孔底部的絕緣膜10并露出電極焊盤22。在另一種方法中，如圖8所示，在通孔開口部分處從硬掩模17產生檐體（eave），并且，以檐體作為掩模執行底部蝕刻以去除通孔底部的絕緣膜10并露出電極焊盤22。

通過使用增強絕緣膜的方法，上述的底部蝕刻步驟可露出電極焊盤22，但在通孔開口部分處留下增強絕緣膜的突起（protrusion）。

并且，使用硬掩模檐體的方法類似地具有突起在底部蝕刻之后殘留的問題。

在底部蝕刻之后，增強絕緣膜方法和硬掩模檐體方法中的突起在通孔內壁上的絕緣膜中產生表面不規則性，并且，通孔內壁上的表面不規則性呈現留下沒有阻擋層和籽層的一些斑點（spot）的障礙物（obstacle）。

作為結果的半導體裝置的生產率和可靠性的降低是還沒有被解決的問題。

發明內容

鑒于以上的情況作出本發明，并且，本發明的目的是，提供具有貫穿電極的半導體裝置和以高的生產率制造具有貫穿電極的半導體裝置的方法，其中，通過在貫穿電極形成步驟中的底部蝕刻中形成沒有表面不規則性的絕緣膜，構建高度可靠的貫穿電極結構。

為了達到上述的目的，本發明提供一種具有在半導體基板的前表面上形成的電極焊盤和半導體器件的半導體裝置的制造方法，該制造方法包括：形成貫穿半導體基板的通孔并由此在通孔的底部露出電極焊盤，該通孔在與半導體基板的前表面相反的半導體基板的后表面上、在與在半導體基板的前表面上形成的電極焊盤的位置對應的點上具有開口部分；在通孔的底部上和通孔的內壁上形成絕緣膜；至少在通孔的開口部分中的絕緣膜表面上形成粘接穩固層；在粘接穩固層的表面上形成抗蝕劑層；以抗蝕劑層作為掩模蝕刻通孔的底部的絕緣膜，以由此在通孔的底部露出電極焊盤；去除抗蝕劑層以露出粘接穩固層；和在通孔的底部上以及通孔的內壁上形成導電層，并使導電層與電極焊盤接觸。