[發明專利]同步分頻電路

有效

• 申請號: 201210424936.8
• 申請日: 2012-10-30
• 公開（公告）號: CN103795402B
• 公開（公告）日: 2017-07-04
• 發明（設計）人: 王永流;張伸
• 申請（專利權）人: 上海華虹集成電路有限責任公司
• 主分類號: H03K23/44
• 分類號: H03K23/44
• 代理公司: 上海浦一知識產權代理有限公司31211
• 代理人: 戴廣志

技術領域

本發明涉及芯片設計中的時鐘分頻電路，特別是涉及一種同步分頻電路。

背景技術

數字集成電路越來越廣泛的被應用于現實生活當中，小到家用電器、智能卡系統，大到計算機圖形處理，電子通信以及大型處理器等等，它都在其中占有重要的地位。隨著時代的發展，人們對數字電路的性能要求越來越高，如面積，功耗，功能以及速度等等，特別是速度。

時鐘是數字電路的重要組成部分，只要是時序電路，就離不開時鐘。因此，時鐘設計是現在越來越復雜的多功能數字電路的基礎，它直接影響著數字電路的性能，尤其是速度。時鐘頻率越高，電路速度越快；因人們對電路速度要求越來越高，所以所使用的時鐘頻率越來越快。

在時鐘電路中，分頻電路是比較常見的一種電路，幾乎大部分數字電路都需要把原始的高頻時鐘分頻為低頻時鐘，以供其他不同部分的電路使用。當源時鐘頻率越來越快時，對時鐘分頻電路的要求就越來越高。一般來說，時鐘分頻電路的結構決定了被分頻時鐘的最高頻率，所以一個結構好的分頻電路，對于電路速度要求越來越高的芯片設計來說，至關重要。

圖1是一種傳統的同步分頻器，假定源時鐘為clk，異步復位信號為rst，該分頻電路由一個時鐘計數器Counter構成。若需要對clk進行2ⁿ分頻，其中n為正整數，那么時鐘計數器Counter的寄存器的位寬為n；其第m位寄存器的輸出Counter[m]則為2^（m+1）分頻時鐘；對應的第0位、第1位以及最高位，分別為2分頻、4分頻、以及2ⁿ分頻信號。

上述這種傳統的同步分頻器，雖然結構簡單，很容易實現，但是也存在以下缺點：

1、只能進行2的指數倍數分頻，即2分頻、4分頻、8分頻等等，不能進行其他的倍數分頻，如3分頻、6分頻、9分頻等等。

2、所得到的分頻時鐘波形固定，為占空比為1:2的方波。

3、不考慮物理實現時時鐘樹延時的差異，假定同步分頻器中寄存器的時鐘端到數據輸出端的延時為Dq，寄存器所需的建立時間為Dsetup，寄存器之間組合邏輯的最大延時為Dlogic，那么該同步分頻器理論上能支持的最高頻率為1/(Dq+Dsetup+Dlogic)，其中Dlogic受同步分頻器的結構影響最大。從計數器的特點可以看出，隨著分頻倍數的增加，計數器的寄存器之間的組合邏輯會越來越復雜；相應的在物理實現之后，其組合邏輯的級數越來越多，那么Dlogic就會越來越大，該同步分頻器能支持的源時鐘最高頻率就會越來越低，不能進行高速時鐘的分頻。

發明內容

本發明要解決的技術問題是提供一種同步分頻電路，可以進行大于等于2的任意整數倍分頻，并能在一定范圍內調整其時鐘波形。

為解決上述技術問題，本發明的同步分頻電路，包括：

一n位分頻移位寄存器、一分頻倍數寄存器、一置位配置寄存器和一復位配置寄存器；

第n-1位寄存器的數據輸入端與一選擇電路的輸出端連接，該選擇電路的“1”輸入端與第0位寄存器的輸出端相連接，該選擇電路的“0”輸入端輸入一常數，該選擇電路的選擇控制端與所述分頻倍數寄存器的最高位相連接；

第n-2位寄存器至第1位寄存器中，各相鄰的兩位寄存器之間均設有一選擇器；各選擇器的輸出端均與前一位寄存器的數據輸入端相連接，各選擇器的“0”輸入端均與后一位寄存器的輸出端相連接，各選擇器的“1”輸入端均與第0位寄存器的輸出端相連接；各選擇器的選擇控制端分別與所述分頻倍數寄存器的對應位相連接，由所述分頻倍數寄存器對應位的值確定相應選擇器和選擇電路的輸出；

每位寄存器的置位端分別與所述置位配置寄存器的對應位相連接；每位寄存器的復位端分別與所述復位配置寄存器的對應位相連接；

每位寄存器的時鐘輸入端分別輸入源時鐘，由源時鐘驅動所述分頻移位寄存器；

第0位寄存器的數據輸入端與第1位寄存器的輸出端相連接；第0位寄存器的輸出為分頻后的時鐘輸出信號；

其中，n為大于等于2的正整數，所述選擇電路和選擇器均為二選一的二路選擇器。

本發明的同步分頻電路是一種可變的高速分頻電路，可以進行大于等于2的任意正整數分頻，并在一定范圍內可以配置分頻倍數和分頻后時鐘的波形，包括占空比和時鐘高脈沖個數。

另外，該同步分頻電路從物理實現上來看，組合邏輯的級數少，能夠支持的最高時鐘頻率高，可適用于較高頻率時鐘分頻。

附圖說明

下面結合附圖與具體實施方式對本發明作進一步詳細的說明：