[發明專利]同步分頻電路

有效

• 申請號: 201210424936.8
• 申請日: 2012-10-30
• 公開（公告）號: CN103795402B
• 公開（公告）日: 2017-07-04
• 發明（設計）人: 王永流;張伸
• 申請（專利權）人: 上海華虹集成電路有限責任公司
• 主分類號: H03K23/44
• 分類號: H03K23/44
• 代理公司: 上海浦一知識產權代理有限公司31211
• 代理人: 戴廣志

1.一種同步分頻電路，其特征在于，包括：

一n位分頻移位寄存器、一分頻倍數寄存器、一置位配置寄存器和一復位配置寄存器；

第n-1位寄存器的數據輸入端與一選擇電路的輸出端連接，該選擇電路的“1”輸入端與第0位寄存器的輸出端相連接，該選擇電路的“0”輸入端輸入一常數，該選擇電路的選擇控制端與所述分頻倍數寄存器的最高位相連接；

第n-2位寄存器至第1位寄存器中，各相鄰的兩位寄存器之間均設有一選擇器；各選擇器的輸出端均與前一位寄存器的數據輸入端相連接，各選擇器的“0”輸入端均與后一位寄存器的輸出端相連接，各選擇器的“1”輸入端均與第0位寄存器的輸出端相連接；各選擇器的選擇控制端分別與所述分頻倍數寄存器的對應位相連接，由所述分頻倍數寄存器對應位的值確定相應所述選擇器和選擇電路的輸出；

每位寄存器的置位端分別與所述置位配置寄存器的對應位相連接；每位寄存器的復位端分別與所述復位配置寄存器的對應位相連接；

每位寄存器的時鐘輸入端分別輸入源時鐘，由源時鐘驅動所述分頻移位寄存器；

第0位寄存器的數據輸入端與第1位寄存器的輸出端相連接；第0位寄存器的輸出為分頻后的時鐘輸出信號；

其中，n為大于等于2的正整數，所述選擇電路和選擇器均為二選一的二路選擇器。

2.如權利要求1所述的同步分頻電路，其特征在于：所述分頻移位寄存器包括多個D觸發器，每個D觸發器分別作為n位分頻移位寄存器中的一位寄存器，從右至左分別為第0位寄存器、第1位寄存器、第2位寄存器……第n-2位寄存器和第n-1位寄存器。

3.如權利要求1所述的同步分頻電路，其特征在于：所述復位配置寄存器和置位配置寄存器的位寬與分頻移位寄存器的位寬相同，均為n位，所述分頻倍數寄存器的位寬為n-1。

4.如權利要求1所述的同步分頻電路，其特征在于：所述同步分頻電路工作時首先需要停止源時鐘的翻轉，并進行分頻配置，包括根據時鐘分頻需求確定時鐘分頻倍數和分頻后的時鐘波形。

5.如權利要求4所述的同步分頻電路，其特征在于：所述分頻倍數通過讀寫所述分頻倍數寄存器來配置，若進行m分頻，則分頻倍數寄存器的第m-2位寄存器的值為1，其他位寄存器的值均為零，m為大于等于2小于等于n的正整數。

6.如權利要求4所述的同步分頻電路，其特征在于：所述分頻后時鐘的波形通過讀寫所述置位配置寄存器和復位配置寄存器來共同配置，從而決定分頻移位寄存器的初始值，而初始值中1和0的個數和分布情況決定了分頻后時鐘的具體波形，包括占空比和時鐘高脈沖個數；所述時鐘高脈沖是指時鐘從0->1->0的跳變，它包含了一個時鐘上升沿和一個時鐘下降沿。

7.如權利要求6所述的同步分頻電路，其特征在于：當所述分頻移位寄存器的初始值配置完成后，在正式進入分頻工作之前，將所述復位配置寄存器和置位配置寄存器均配置成無效狀態；然后進入分頻階段，此時源時鐘才開始翻轉。

8.如權利要求1或5所述的同步分頻電路，其特征在于：若進行m分頻，則分頻移位寄存器的第m-1位寄存器的數據輸入端輸入第0位寄存器的輸出端輸出的數據，對應的選擇器選擇1；第0位寄存器到第m-2位寄存器的數據輸入均來自前一位寄存器的輸出，對應的選擇器選擇0，其他位的輸入數據選擇1或0均可。