[發明專利]半導體器件

有效

• 申請號: 201210424017.0
• 申請日: 2012-10-29
• 公開（公告）號: CN103794639B
• 公開（公告）日: 2018-01-16
• 發明（設計）人: 王者偉
• 申請（專利權）人: 無錫華潤上華科技有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/78
• 代理公司: 北京集佳知識產權代理有限公司11227
• 代理人: 常亮

技術領域

本發明屬于半導體技術領域，尤其涉及一種半導體器件。

背景技術

高壓功率半導體器件如Trench MOS（溝槽半導體場效應管）、VDMOS、IGBT等，由于其工作頻率高、開關速度快、控制效率高等特點，在電力電子領域得到越來越廣泛的應用。高壓功率半導體器件的阻斷能力是衡量發展水平的一個重要標志，依據應用擊穿電壓的范圍可以從25V-6000V，但是由于現代半導體工藝采用平面型終端結構，一般結深較淺、結邊緣彎曲，使得器件的耐壓能力降低，耐壓穩定性差，器件的安全工作區域較小，器件容易被破壞。

為了改善高壓半導體器件的耐壓需求，通常通過改變外延濃度和厚度來實現不同的耐壓需求，但實際生產中發現，當半導體器件的擊穿電壓提高到680V以后，再降低外延濃度或提高外延厚度，無法提高其擊穿電壓。

目前，常用的提高器件耐壓能力和穩定性的方法還包括在器件邊緣設置場限環（Field Limiting Ring，簡稱FLR）的方式，這種方法特別適用于電流垂直流向的器件，如Trench MOS和VDMOS等，它具有大的電流處理能力和大的電流增益。場限環結構可有效抑制器件主結邊緣曲率效應引起的電場集中，從而提高耐壓，并且與低壓集成電路工藝兼容，便于在功率集成電路和分立高壓器件中推廣，另外，放置在耗盡區邊緣的場限環可以作為高壓探測器，驅動SPIC中的保護電路，使SPIC更加靈敏。

圖1所示為現有技術中半導體器件10的俯視圖，GTE環14、場限環一11、場限環二12、場限環三13以及截止環15環繞設于襯底16的邊緣，其中，GTE環14的寬度為12μm，場限環一11、場限環二12和場限環三13的寬度均為5μm，截止環15的寬度為7μm，GTE環14與場限環一11的間距為24μm，場限環一11與場限環二12的間距為17μm，場限環二12與場限環三13的間距為18μm，場限環三13與截止環15的間距為18μm。經測量可知，由該參數所獲得的半導體器件的擊穿電壓為683V，耐壓較小。

發明內容

本發明解決的技術問題在于提供一種半導體器件，該半導體器件具有較高的耐壓能力。

為實現上述目的，本發明提供如下技術方案：

一種半導體器件，包括襯底以及環繞該襯底邊緣設置的場限環，所述場限環包括場限環一、場限環二和場限環三，所述場限環二位于所述場限環一和場限環三之間，其中，所述場限環一和場限環二之間的間距為19~21μm，所述場限環二和場限環三之間的間距為20~23μm。

作為本發明的進一步改進，所述半導體器件還包括GTE環，所述場限環一位于所述GTE環和場限環二之間，所述GTE環的寬度為12μm。

優選的，所述GTE環與場限環一之間的間距為20~30μm。

作為本發明的進一步改進，所述半導體器件還包括截止環，所述場限環三位于所述截止環和場限環二之間，所述截止環的寬度為7μm。

優選的，所述截止環與場限環三之間的間距為20~28μm。

作為本發明的進一步改進，所述場限環一的寬度為5μm。

作為本發明的進一步改進，所述場限環二的寬度為5μm。

作為本發明的進一步改進，所述場限環三的寬度為5μm。

作為本發明的進一步改進，所述半導體器件為DMOS。

與現有技術相比，本發明的有益效果在于：通過改變場限環一、場限環二和場限環三之間的間距，以提高半導體器件的耐壓能力。

附圖說明

為了更清楚地說明本申請實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本申請中記載的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。

圖1所示為現有技術中半導體器件的結構示意圖；

圖2所示為本發明實施例一中半導體器件的結構示意圖；

圖3所示為本發明實施例二中半導體器件的結構示意圖。

具體實施方式

為使本發明的上述目的、特征和優點能夠更加明顯易懂，下面結合附圖對本發明的具體實施方式做詳細的說明。

在下面的描述中闡述了很多具體細節以便于充分理解本發明，但是本發明還可以采用其他不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本發明內涵的情況下做類似推廣，因此本發明不受下面公開的具體實施例的限制。