[發明專利]MTP存儲單元

在審

• 申請號: 201210422438.X
• 申請日: 2012-10-30
• 公開（公告）號: CN103794246A
• 公開（公告）日: 2014-05-14
• 發明（設計）人: 仲志華
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: G11C16/02
• 分類號: G11C16/02
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 丁紀鐵

技術領域

本發明涉及半導體制造領域，特別是涉及一種MTP存儲單元。

背景技術

利用Floating?poly（浮柵）存儲電子是常見的MTP(Multi-time?programmable，多次可編程器件)器件（如圖1,圖2所示），可以嵌入普通的邏輯工藝且不需增加額外的掩膜及工藝,如美國專利US7515478B2。此種結構的MTP由三個PMOS器件組成，利用PMOS熱電子注入（CHE）進行編程，FN隧穿機制進行存儲單元的數據擦除。這種結構的MTP存儲單元是目前半導體業界最常用的一種器件架構。

編程過程是通過熱電子效應(CHE)來完成的，當編程晶體管T2的柵氧化膜較厚的時候，由于溝道電流下降和熱電子穿透柵氧化膜勢壘所需要的能量增加，碰撞電離后產生的電子需要更大的能量才能穿越到Gate?Poly（多晶硅柵），或者需要更長的時間才能穿越一定數量的電子，編程效率變差.比如當柵氧化膜厚度為155埃時，該結構在編程電壓為9V，編程時間為1s的條件下才能完成編程，速度非常慢，編程效率太差；

由于該種結構字線WL在編程晶體管這一側，那么選擇晶體管T1與編程晶體管T2中間共用的Floating?P+（即選擇晶體管T1的漏端D和編程晶體管T2的源端S）的電位會對浮柵FP產生反耦合效果，使得溝道電流變小，影響編程效果（參考：[6]Matsuoka,Fetal.“Analysis?of?Hot-Carrier-Induced?Degradation?Mode?on?pMOSFET’s”.IEEE?Transactions?on?Electron?Devices,Vol?37,No.6,June?1990,pages?1487-1495.中對于耦合關系的描述）；另外根據現有編程操作方法，由于溝道受碰撞電離產生的空穴需漂移2個溝道區域，才能被負電源吸收，大大影響了器件的編程速度

該MTP存儲單元的操作方法如下，對于編程，可以使用CHE機制編程，如表一所示（只作示例，不限于此），對于擦除，可以使用FN機制。由于FN隧穿與隧穿場強直接相關，場強越大對應的隧穿電流也越大。所以在固定柵氧化膜的前提下，柵氧化膜兩端的電壓越大對應的場強也就越大。但另一方面如圖1結構所示，所能采用的最大擦除電壓受限于N阱間距（關鍵尺寸S1和S2）。原因是大電壓下，如果N阱間距不充分，容易造成punch?through（穿通），并且N阱間距直接影響的是MTP存儲單元的面積。

表一、利用CHE機制編程的MTP存儲單元的操作方法