[發明專利]一種半導體器件的制造方法

有效

• 申請號: 201210422159.3
• 申請日: 2012-10-29
• 公開（公告）號: CN103794480A
• 公開（公告）日: 2014-05-14
• 發明（設計）人: 鮑宇
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;高偉

技術領域

本發明涉及半導體制造工藝，具體而言涉及一種降低柵極電阻的方法。

背景技術

在金屬-氧化物-半導體制造工藝中，自對準金屬硅化物的形成用于降低CMOS器件的柵極電阻，進而提升器件的運行速度。

現有的自對準金屬硅化物的形成工藝包括如下步驟：首先，提供半導體襯底，在所述半導體襯底中形成隔離結構和各種阱結構；接著，在所述半導體襯底上形成柵極結構、柵極結構兩側的側壁結構以及以所述側壁結構為掩膜，在所述側壁結構兩側的半導體襯底中形成源/漏區；最后，在所述源/漏區上以及所述柵極結構的頂部形成自對準金屬硅化物。

隨著半導體器件尺寸的不斷縮小，半導體器件的柵極的尺寸也隨之不斷縮減，最為顯著的變化是柵極的長度的縮減，從而導致柵極電阻（諸如柵極薄層電阻）的增大，造成器件性能的下降。與此同時，在不增加柵極長度的前提下增大柵極的表面積可以有效地降低柵極的薄層電阻。

因此，需要提出一種改變半導體器件柵極的表面形狀的方法來增大柵極的表面積，進而降低柵極電阻。

發明內容

針對現有技術的不足，本發明提供一種半導體器件的制造方法，包括：提供半導體襯底，在所述半導體襯底上依次形成柵極介電層、柵極材料層和硬掩膜層；蝕刻所述硬掩膜層，并以經過所述蝕刻的硬掩膜層為掩膜，部分回蝕刻所述柵極材料層；在所述硬掩膜層的兩側形成第一側壁；以所述第一側壁為掩膜，蝕刻所述柵極材料層和柵極介電層，在所述半導體襯底上形成柵極結構；在所述柵極結構的兩側形成第二側壁；去除所述硬掩膜層和所述第一側壁，在所述柵極結構頂部的兩側形成凹槽；形成自對準金屬硅化物。

進一步，所述柵極介電層的構成材料包括氧化物。

進一步，所述柵極材料層的構成材料包括多晶硅。

進一步，所述硬掩膜層的構成材料包括氧化物、氮化物、氮氧化物、無定形碳、硼氮或者以上材料的任意組合。

進一步，所述硬掩膜層的蝕刻過程包括以下步驟：在所述硬掩膜層上形成圖案化的光刻膠層；采用干法蝕刻工藝去除未被所述光刻膠層遮蔽的硬掩膜層；采用灰化工藝去除所述光刻膠層。

進一步，所述部分回蝕刻過程結束之后，所述硬掩膜層的厚度大于100埃。

進一步，所述部分回蝕刻過程去除的柵極材料層的厚度為50-500埃。

進一步，所述第一側壁的構成材料包括氧化物、氮化物、氮氧化物、無定形碳、硼氮或者以上材料的任意組合。

進一步，所述第二側壁的構成材料包括氧化物、氮化物、氮氧化物、無定形碳、硼氮或者以上材料的任意組合。

進一步，所述第二側壁的高度大于或小于所述柵極結構的高度。

進一步，所述柵極結構由依次層疊的所述柵極介電層和所述柵極材料層構成。

進一步，在所述硬掩膜層和所述第一側壁的去除過程之前或者之后，還包括執行一離子注入的步驟，以在所述第二側壁兩側的半導體襯底中形成源區和漏區。

進一步，采用自對準硅化物阻擋層工藝形成所述自對準金屬硅化物。

根據本發明，通過在所述柵極結構頂部的兩側形成凹槽來增大所述柵極結構的表面積，進而降低柵極電阻。

附圖說明

本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。

附圖中：

圖1A-圖1G為本發明提出的降低柵極電阻的方法的各步驟的示意性剖面圖；

圖2為本發明提出的降低柵極電阻的方法的流程圖。

具體實施方式

在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。

為了徹底理解本發明，將在下列的描述中提出詳細的步驟，以便闡釋本發明提出的降低柵極電阻的方法。顯然，本發明的施行并不限定于半導體領域的技術人員所熟習的特殊細節。本發明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發明還可以具有其他實施方式。

應當理解的是，當在本說明書中使用術語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。

下面，參照圖1A-圖1G和圖2來描述本發明提出的降低柵極電阻的方法的詳細步驟。