[發(fā)明專(zhuān)利]具有屏蔽結(jié)構(gòu)的3D芯片封裝

有效

• 申請(qǐng)?zhí)枺?/td>: 201210417388.6
• 申請(qǐng)日: 2012-10-26
• 公開(kāi)（公告）號(hào): CN103094257B
• 公開(kāi)（公告）日: 2018-09-28
• 發(fā)明（設(shè)計(jì)）人: A·伯格蒙特;U·斯瑞達(dá);J·埃盧爾;Y-S·A·孫;E·西蒙斯
• 申請(qǐng)（專(zhuān)利權(quán)）人: 馬克西姆綜合產(chǎn)品公司
• 主分類(lèi)號(hào): H01L23/552
• 分類(lèi)號(hào): H01L23/552;H01L21/768
• 代理公司: 永新專(zhuān)利商標(biāo)代理有限公司 72002
• 代理人: 王永建

本發(fā)明公開(kāi)了一種具有屏蔽結(jié)構(gòu)的3D芯片封裝，該3D芯片封裝包括載體基底，所述載體基底具有形成在其中的第一腔和第二腔。第一結(jié)構(gòu)在所述第一腔中至少部分地附著到所述載體基底，并且第二結(jié)構(gòu)在所述第二腔中至少部分地附著到所述載體基底，其中第一和第二結(jié)構(gòu)包括電子電路。屏蔽層可設(shè)置在所述載體基底與第一結(jié)構(gòu)和/或第二結(jié)構(gòu)之間，以使所述第一結(jié)構(gòu)和/或所述第二結(jié)構(gòu)以電絕緣、磁絕緣、光絕緣或熱絕緣方式的至少一種絕緣。在一些實(shí)施例中，所述屏蔽層可為用于將第一結(jié)構(gòu)和第二結(jié)構(gòu)介電耦合的介電屏蔽層。所述第一結(jié)構(gòu)和所述第二結(jié)構(gòu)可為同構(gòu)或異構(gòu)的。

背景技術(shù)

可利用集成到單個(gè)IC芯片中的兩層或更多層電子元件構(gòu)造三維集成電路（3DIC）。這些元件可利用芯片上信號(hào)傳輸（on-chip signaling）豎直地和/或水平地通信。單片3D IC可包括在單個(gè)半導(dǎo)體晶圓上的多個(gè)層中建立的相關(guān)布線(xiàn)和電子元件，所述單個(gè)半導(dǎo)體晶圓隨后被切割成多個(gè)3D IC。晶圓上晶圓3D IC可包括在兩個(gè)或更多個(gè)半導(dǎo)體晶圓上建立的電子元件，所述兩個(gè)或更多個(gè)半導(dǎo)體晶圓可隨后被對(duì)齊、鍵合和切割成多個(gè)3D IC。可在鍵合之前在晶圓中建立豎直連接和/或在鍵合之后在疊堆中創(chuàng)建豎直連接。例如，穿透性硅通孔（TSV）可穿透有源層之間和/或有源層與外部焊墊之間的硅基底。晶圓上晶粒（die）3D IC可包括在兩個(gè)半導(dǎo)體晶圓上建立的電子元件。可將一個(gè)晶圓切割，并且獨(dú)立的切塊可對(duì)齊和鍵合到第二晶圓的晶粒部位上。可在鍵合之前或之后執(zhí)行TSV創(chuàng)建。晶粒上晶粒3DIC可包括在多個(gè)切塊上建立的電子元件，可隨后將所述多個(gè)切塊對(duì)齊和鍵合。可在鍵合之前或之后完成TSV創(chuàng)建。

發(fā)明內(nèi)容

公開(kāi)了一種3D芯片封裝，其包括載體基底，所述載體基底具有形成在其中的第一腔和第二腔。第一結(jié)構(gòu)（例如，晶粒、在半導(dǎo)體晶圓上建造的IC、離散電子元件等等）在第一腔中至少部分地附著到載體基底，并且第二結(jié)構(gòu)（例如，晶粒、在半導(dǎo)體晶圓上建造的IC、離散電子元件等等）在第二腔中至少部分地附著到載體基底，其中第一和第二結(jié)構(gòu)包括電子電路。屏蔽層可設(shè)置在所述載體基底與第一結(jié)構(gòu)和/或第二結(jié)構(gòu)之間，以使所述第一結(jié)構(gòu)和/或所述第二結(jié)構(gòu)以電絕緣、磁絕緣、光絕緣或熱絕緣方式的至少一種絕緣。在一些實(shí)施例中，所述屏蔽層可為用于將第一結(jié)構(gòu)和第二結(jié)構(gòu)介電耦合的介電屏蔽層。第一結(jié)構(gòu)和第二結(jié)構(gòu)可為同構(gòu)的（例如，二者均包括數(shù)字電路或模擬電路）或異構(gòu)的（例如，一個(gè)包括數(shù)字電路而另一個(gè)包括模擬電路）。

該發(fā)明內(nèi)容被提供用以通過(guò)簡(jiǎn)化的形式介紹構(gòu)思的選擇，該構(gòu)思的選擇在下面的詳細(xì)說(shuō)明中將進(jìn)一步描述。本發(fā)明內(nèi)容不旨在識(shí)別要求保護(hù)的主題的關(guān)鍵特征或重要特征，也不旨在用于幫助確定要求保護(hù)的主題的范圍。

附圖說(shuō)明

參照附圖描述具體實(shí)施方式。在具體實(shí)施方式和附圖中的不同實(shí)例中使用的相同的標(biāo)號(hào)可指代相似或相同的對(duì)象。

圖1是根據(jù)本發(fā)明實(shí)施方式的一個(gè)實(shí)例示出3D芯片封裝的示意性橫截面?zhèn)纫晥D，所述3D芯片封裝包括附著到載體基底上的第一和第二IC結(jié)構(gòu)，其中屏蔽層設(shè)置在載體基底與第一IC結(jié)構(gòu)和/或第二IC結(jié)構(gòu)之間。

圖2是圖1中所示的3D芯片封裝的俯視平面圖。

圖3是根據(jù)本發(fā)明實(shí)施方式的一個(gè)實(shí)例示出形成3D芯片封裝的方法的流程圖，所述3D芯片封裝包括附著到載體基底上的第一和第二IC結(jié)構(gòu)，其中屏蔽層設(shè)置在載體基底與第一IC結(jié)構(gòu)和/或第二IC結(jié)構(gòu)之間。

圖4是根據(jù)本發(fā)明實(shí)施方式的一個(gè)實(shí)例示出載體基底的示意性橫截面?zhèn)纫晥D，所述載體基底包括鍍敷有屏蔽層的腔。

圖5是根據(jù)本發(fā)明實(shí)施方式的一個(gè)實(shí)例示出多個(gè)IC結(jié)構(gòu)的示意性橫截面?zhèn)纫晥D，所述多個(gè)IC結(jié)構(gòu)附著到載體并鍍敷有屏蔽層。

具體實(shí)施方式

概述