[發(fā)明專利]一種上下堆疊的片上系統(tǒng)芯片的制作方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201210410099.3
• 申請(qǐng)日: 2012-10-24
• 公開（公告）號(hào): CN102891114A
• 公開（公告）日: 2013-01-23
• 發(fā)明（設(shè)計(jì)）人: 景蔚亮;陳邦明;亢勇
• 申請(qǐng)（專利權(quán)）人: 上海新儲(chǔ)集成電路有限公司
• 主分類號(hào): H01L21/98
• 分類號(hào): H01L21/98
• 代理公司: 上海麥其知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31257
• 代理人: 董紅曼

技術(shù)領(lǐng)域

本發(fā)明涉及芯片堆疊技術(shù)領(lǐng)域，尤其涉及一種上下堆疊的片上系統(tǒng)芯片的制作方法。

背景技術(shù)

傳統(tǒng)數(shù)?；旌掀舷到y(tǒng)芯片，如圖2所示，芯片上通常包含片上時(shí)鐘模塊、中央處理器、圖形處理器、嵌入式非易失性存儲(chǔ)器、靜態(tài)數(shù)據(jù)存儲(chǔ)器SRAM，模擬外設(shè)、電源管理模塊、中斷管理模塊、對(duì)外輸入輸出管腳、標(biāo)準(zhǔn)系統(tǒng)總線。片上時(shí)鐘模塊、中央處理器、圖形處理器、嵌入式非易失性存儲(chǔ)器、靜態(tài)數(shù)據(jù)存儲(chǔ)器SRAM，模擬外設(shè)、電源管理模塊、中斷管理模塊、對(duì)外輸入輸出管腳均與標(biāo)準(zhǔn)系統(tǒng)總線連接。其中，數(shù)字邏輯單元面積可以隨著工藝節(jié)點(diǎn)縮小而減小，但由于性能的要求模擬及輸入輸出單元不能隨著工藝節(jié)點(diǎn)縮小而減小，這樣的片上系統(tǒng)芯片如果用一種工藝尺寸制造，例如用大尺寸工藝節(jié)點(diǎn)，如130納米及以上的工藝，每顆芯片的面積就會(huì)很大，這樣每個(gè)晶片可以切出的芯片量就相對(duì)較少，從而每顆芯片的成本就不會(huì)達(dá)到最低。反之，如果用小尺寸工藝節(jié)點(diǎn)，如90納米及以下的工藝。雖然，每顆芯片的面積可以較之前芯片的面積小很多，但由于模擬電路和輸入輸出電路面積并沒有按比例縮小，所以在價(jià)格昂貴的先進(jìn)工藝尺寸上制造出來的每顆芯片的成本還是達(dá)不到最優(yōu)化。

發(fā)明內(nèi)容

本發(fā)明克服了傳統(tǒng)片上系統(tǒng)芯片中數(shù)模電路的面積因?yàn)椴荒芡瑫r(shí)隨著工藝節(jié)點(diǎn)縮小而減小，導(dǎo)致每顆芯片的成本不能最優(yōu)化的缺陷，提出了一種上下堆疊的片上系統(tǒng)芯片的制作方法。本發(fā)明基于芯片堆疊技術(shù)，把原本實(shí)現(xiàn)在同一顆芯片上的片上系統(tǒng)中的數(shù)字邏輯單元和模擬電路分開，把面積能夠隨著工藝尺寸不斷縮小而等比例縮小的單元實(shí)現(xiàn)在先進(jìn)的小尺寸工藝芯片上，把面積不能隨著工藝尺寸不斷縮小而等比例縮小的電路實(shí)現(xiàn)在折舊完畢且價(jià)格低廉的大尺寸工藝芯片上，從而使數(shù)?；旌掀舷到y(tǒng)芯片的成本達(dá)到最優(yōu)化。

本發(fā)明提出了一種上下堆疊的片上系統(tǒng)芯片的制作方法，其特征在于，包括：

步驟一：將面積能隨制造工藝尺寸縮小而減小的電路單元實(shí)現(xiàn)在第一芯片上，與設(shè)置在所述第一芯片上的第一片上系統(tǒng)微控制器標(biāo)準(zhǔn)系統(tǒng)總線連接；

步驟二：將面積不能隨制造工藝尺寸縮小而減小的電路單元實(shí)現(xiàn)在第二芯片上，與設(shè)置在所述第二芯片上的第二片上系統(tǒng)微控制器標(biāo)準(zhǔn)系統(tǒng)總線連接；

步驟三：通過將所述第一芯片的第一片上系統(tǒng)微控制器標(biāo)準(zhǔn)系統(tǒng)總線與第二芯片的第二片上系統(tǒng)微控制器標(biāo)準(zhǔn)系統(tǒng)總線作為互連管腳進(jìn)行上下連接，得到片上系統(tǒng)芯片。

其中，所述面積能隨制造工藝尺寸縮小而減小的電路單元包括：靜態(tài)數(shù)據(jù)存儲(chǔ)器、嵌入式非易失性存儲(chǔ)器、中央處理器、圖形處理器、不與片上系統(tǒng)芯片對(duì)外輸入輸出管腳連接的數(shù)字外設(shè)模塊。

其中，所述面積不能隨制造工藝尺寸縮小而減小的電路單元包括：模擬外設(shè)、電源管理模塊、片上時(shí)鐘模塊、片上系統(tǒng)芯片對(duì)外輸入輸出管腳、與所述片上系統(tǒng)芯片對(duì)外輸入輸出管腳連接的數(shù)字外設(shè)模塊、中斷管理模塊。

其中，所述第一片上系統(tǒng)微控制器標(biāo)準(zhǔn)系統(tǒng)總線與第二片上系統(tǒng)微控制器標(biāo)準(zhǔn)系統(tǒng)總線是基于不同微控制器內(nèi)核的微控制器標(biāo)準(zhǔn)系統(tǒng)總線，包括基于ARM內(nèi)核的AMBA微控制器標(biāo)準(zhǔn)系統(tǒng)總線、基于8051內(nèi)核的微控制器標(biāo)準(zhǔn)系統(tǒng)總線、基于MIPS內(nèi)核的OCP微控制器標(biāo)準(zhǔn)系統(tǒng)總線。

其中，所述步驟三中，所述互連管腳采用引線接合互連線或硅通孔連接互連線進(jìn)行上下連接。

其中，進(jìn)一步包括：所述片上系統(tǒng)芯片由三個(gè)或三個(gè)以上的芯片上下堆疊連接；所述三個(gè)或三個(gè)以上的芯片通過片上系統(tǒng)微控制器標(biāo)準(zhǔn)系統(tǒng)總線作為互連管腳上下連接。

本發(fā)明的第一芯片上的所有模塊可以隨著工藝尺寸縮小而減小，從而整個(gè)第一芯片面積也會(huì)變小，每個(gè)晶片上切割的芯片數(shù)量也隨之增多，使第一芯片的成本達(dá)到最優(yōu)化。

本發(fā)明的第二芯片上的模塊由于系統(tǒng)性能的需求，不能隨著工藝尺寸縮小而減小，所以選用折舊完畢的價(jià)格低廉的大工藝來制造，可以節(jié)省光罩制作的花費(fèi)，從而使第二芯片的成本達(dá)到最優(yōu)化。

本發(fā)明用片上系統(tǒng)標(biāo)準(zhǔn)系統(tǒng)總線作為管腳上下互連可以減小上下互連管腳的數(shù)目。多顆芯片堆疊連接時(shí)，接口管腳數(shù)越多，這樣導(dǎo)致每個(gè)芯片的面積增加。同時(shí)，接口互連管腳數(shù)增多也使多個(gè)芯片之間互連線(包括：引線接合互連線與硅通孔連接互連線等)增多，封裝開銷變大。本發(fā)明提出的上下堆疊的片上系統(tǒng)芯片的制作方法，對(duì)減少接口數(shù)尤為突出。因?yàn)?，片上系統(tǒng)微控制器標(biāo)準(zhǔn)系統(tǒng)總線上的信號(hào)數(shù)目是固定的，這樣不管芯片上外設(shè)怎么擴(kuò)展功能怎么復(fù)雜化，第一芯片與第二芯片之間互連的接口數(shù)是固定不變的。

附圖說明

圖1為本發(fā)明上下堆疊的片上系統(tǒng)芯片制作方法的流程圖。