[發明專利]一種利用犧牲層的SOI MOSFET體接觸形成方法

有效

• 申請號: 201210407267.3
• 申請日: 2012-10-23
• 公開（公告）號: CN102903640A
• 公開（公告）日: 2013-01-30
• 發明（設計）人: 王穎;包夢恬;曹菲;邵雷
• 申請（專利權）人: 哈爾濱工程大學
• 主分類號: H01L21/336
• 分類號: H01L21/336
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及的是一種電子元器件的形成方法。具體的說是一種利用犧牲層的SOI?MOSFET體接觸形成方法。?

背景技術

SOI技術作為一種全介質隔離技術，有著許多體硅技術不可比擬的優越性。但是SOI器件本身也存在著一些寄生效應，其中部分耗盡SOI器件的浮體效應是與體硅器件相比最大的一個問題，這也成為制約SOI技術發展與廣泛應用的原因之一。浮體效應會產生kink效應、漏擊穿電壓降低、反常亞閾值斜率等，嚴重影響器件的性能。?

由于浮體效應對器件性能的影響，如何抑制浮體效應成為SOI器件研究的熱點。針對浮體效應的抑制方法可分為兩類：一類是采用體接觸的方式使體區積累的空穴得到釋放，一類是從工藝的角度出發通過注入復合中心，控制少子壽命。?

體接觸是指使隱埋氧化層上方、硅膜底部處于電學浮空狀態的中性區域和外部相接觸，導致空穴不可能在該區域積累。傳統的體接觸方法有T型柵、H型柵和BTS結構。但是傳統的T型柵、H型柵器件的體接觸電阻隨溝道寬度的增加而增大，相應的浮體效應越顯著，雖然可以采取增加硅膜厚度的方法解決接觸電阻偏大的問題，但是隨著硅膜厚度的增加，器件的源漏結深加大，使得體寄生電容增大，從而影響器件的性能。BTS結構是直接在源區形成P⁺區，這種結構使得源漏不對稱，導致源漏無法互換，進而使有效溝道寬度減小。?

因此如何在實現體接觸結構的同時，減小接觸電阻和寄生電容成為研究SOI?MOSFET器件體接觸問題的熱點。?

同時由于SOI隱埋氧化層的低熱導率，SOI器件存在直流自加熱效應。隨著器件漏端電壓和柵電壓的增大，功耗增大，硅體內的溫度上升，高于環境溫度，器件中遷移率、閾值電壓、碰撞離化、浮體電位、泄漏電流、亞閾值斜率等均會受溫度的影響，由此引起器件特性的變化。而現有的大多數的體接觸結構中，對器件抗自加熱效應的研究較少。?

現有的通過利用溝槽的方法來實現體接觸結構的SOI?MOSFET器件中，許多器件是通過在源區或漏區下方形成溝槽，將中性體區與柵電極相接實現將中性體區引出。這種方法固然可以抑制SOI?MOSFET器件的浮體效應，但有時會破壞SOI?MOSFET器件的隔離效果，同時在形成接觸溝槽方面，在形成方法上反復的用到掩膜版與刻蝕技術，這使得器件在制作工藝上復雜化，制作步驟繁瑣，不利于降低生產成本。?

發明內容

本發明的目的在于提供一種減少掩膜版使用，簡化制作工藝流程，降低制作成本的利用?犧牲層的SOI?MOSFET體接觸形成方法。?

本發明的目的是這樣實現的：?

本發明的利用犧牲層的SOI?MOSFET體接觸形成方法包括：?

步驟1、在底層半導體襯底1上淀積隱埋SiO₂層2，在隱埋SiO₂層2上淀積SiGe掩蔽膜3；?

步驟2、在SiGe掩蔽膜3上涂光刻膠4，第一次刻蝕去除大部分SiGe掩蔽膜3，露出隱埋SiO₂層2，保留小部分的SiGe掩蔽膜3，使保留的SiGe掩蔽膜3兩側的隱埋SiO₂層2面積不等；?

步驟3、再次涂膠，第二次刻蝕去除位于SiGe掩蔽膜3左側面積偏小的隱埋SiO₂層2直至露出底層半導體襯底1，保留SiGe掩蔽膜3右側面積大的隱埋SiO₂層2結構；去除多余的光刻膠，之后外延生長頂層硅膜5；?

步驟4、光刻形成有源區，生長柵氧化層7，淀積多晶硅柵8，光刻多晶硅柵8，源漏端注入形成源端和漏端，其中通過注入在保留的SiGe掩蔽膜上形成源端；?

步驟5、在源端表面、多晶硅柵8表面和漏端表面涂光刻膠9，第三次刻蝕去除未涂膠部分的頂層硅膜5直至露出底層半導體襯底1；?

步驟6、在露出的底層半導體襯底1上涂抹光刻膠，第四次橫向刻蝕去除保留的SiGe掩蔽膜3a；去除底層半導體襯底1上的光刻膠，外延生長補全頂層硅膜5，P⁺離子注入，去除多余的光刻膠，淀積金屬電極。?

所述的底層半導體襯底1材料為硅、鍺、Ⅲ~Ⅴ族化合物半導體材料、Ⅱ~Ⅵ族化合物半導體材料或其他化合物半導體材料，也能采用單晶材料。?

所述的單晶材料可通過摻雜使其成為n型襯底或p型襯底。?

本發明的方法的主要特點如下：?