[發明專利]在兩總線間進行序列位址位元轉換的裝置

有效

• 申請號: 201210405233.0
• 申請日: 2012-10-22
• 公開（公告）號: CN103176927A
• 公開（公告）日: 2013-06-26
• 發明（設計）人: 侯慶敏
• 申請（專利權）人: 聯陽半導體股份有限公司
• 主分類號: G06F13/16
• 分類號: G06F13/16
• 代理公司: 北京科龍寰宇知識產權代理有限責任公司 11139
• 代理人: 孫皓晨

1.一用以對使用序列位址位元的記憶裝置進行存取的裝置，其特征在于包含：

一第一總線，用以傳輸一第一多個序列位址位元，其中所述第一多個序列位址位元是指向一第一記憶裝置的第一位址范圍；

一第二記憶裝置；

一第三記憶裝置；以及

一解碼單元，用以決定所述第一多個序列位址位元是在所述第一位址范圍中的一第二位址范圍或在所述第一位址范圍中的一第三位址范圍，其中所述第二位址范圍是指向對所述第二記憶裝置進行存取；所述第三位址范圍是指向對所述第三記憶裝置進行存取，其中所述第一多個序列位址位元被轉換成一第二多個序列位址位元以對所指向的記憶裝置進行存取。

2.根據權利要求1所述的裝置，其特征在于，所述第二記憶裝置及所述第三記憶裝置皆為快閃記憶裝置。

3.根據權利要求1所述的裝置，其特征在于，所述第二記憶裝置是經由一第二總線進行存取，其中所述第二總線是用以將一第二多個序列位址位元傳送至所述第二記憶裝置；所述第三記憶裝置是經由一第三總線進行存取，其中所述第三總線是用以將一第三多個序列位址位元傳送至所述第三記憶裝置。

4.根據權利要求1所述的裝置，其特征在于，所述第二多個序列位址位元及所述第三多個序列位址位元是將所述第一多個序列位址位元中的一最高效位元移除同時保留剩余的位址位元。

5.根據權利要求3所述的裝置，其特征在于，所述第二總線包含一第一脈沖端、一第一序列輸入端、一第一序列輸出端及一第一芯片選擇端用以對所述第二記憶裝置進行存取；以及所述第三總線以所述第一脈沖端、所述第一序列輸入端、所述第一序列輸出端及一第二芯片選擇端對所述第三記憶裝置進行存取，其中所述第二多個序列位址位元及所述第三多個序列位址位元是經由所述第一序列輸出端傳輸；以及當所述第一多個序列位址位元的最高效位元為0時，所述第一芯片選擇端被設定為動作，所述第二芯片選擇端被設定為不動作；而當所述第一多個序列位址位元的最高效位元為1時，所述第一芯片選擇端被設定為不動作，所述第二芯片選擇端被設定為動作。

6.根據權利要求4所述的裝置，其特征在于，所述第一記憶裝置的容量為八百萬位元組；所述第二記憶裝置的容量為四百萬位元組；且所述第三記憶裝置的容量為四百萬位元組。

7.根據權利要求1所述的裝置，其特征在于，進一步包含一芯片組控制器連接至所述第一總線，其中所述第一總線包含一第一脈沖端、一第一序列輸入端、一第一序列輸出端用以傳輸一第一多個序列位址位元以及一第一芯片選擇端用以對所述第一記憶裝置進行存取。

8.根據權利要求7所述的裝置，其特征在于，所述解碼單元是在一嵌入式控制器中，其中所述嵌入式控制器是連接至所述第一總線，且經由一第二總線及一第三總線分別連接至所述第二記憶裝置及所述第三記憶裝置。

9.根據權利要求8所述的裝置，其特征在于，所述第二總線包含一第一脈沖端、一第一序列輸入端、一第一序列輸出端及一第二芯片選擇端用以對所述第二記憶裝置進行存取；以及所述第三總線以所述第一脈沖端、所述第一序列輸入端、所述第一序列輸出端及一第三芯片選擇端對所述第三記憶裝置進行存取，其中若所述第一芯片選擇端被設定為動作且指向所述第二位址范圍，則所述第二芯片選擇端被設定為動作；且若所述第一芯片選擇端被設定為動作且指向所述第三位址范圍，則所述第三芯片選擇端被設定為動作。

10.根據權利要求9所述的裝置，其特征在于，進一步包含第四記憶裝置連接至所述芯片組控制器的所述第一脈沖端、所述第一序列輸入端、所述第一序列輸出端及一第四芯片選擇端以對所述第四記憶裝置進行存取。

11.根據權利要求10所述的裝置，其特征在于，所述嵌入式控制器對所述第二、第三、第四記憶裝置進行程序化動作。

12.根據權利要求10所述的裝置，其特征在于，所述嵌入式控制器對所述第二、第三、第四記憶裝置進行存取。

13.根據權利要求10所述的裝置，其特征在于，所述芯片組控制器對所述第二、第三、第四記憶裝置進行存取。