[發(fā)明專利]一種半導(dǎo)體器件的制備方法

有效

• 申請?zhí)枺?/td>: 201210399305.5
• 申請日: 2012-10-18
• 公開（公告）號: CN103779216A
• 公開（公告）日: 2014-05-07
• 發(fā)明（設(shè)計）人: 金蘭;涂火金;何有豐
• 申請（專利權(quán)）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/20
• 代理公司: 北京市磐華律師事務(wù)所 11336
• 代理人: 董巍;高偉

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體領(lǐng)域，具體地，本發(fā)明涉及一種半導(dǎo)體器件的制備方法。

背景技術(shù)

隨著半導(dǎo)體技術(shù)的不斷發(fā)展，半導(dǎo)體器件的制備趨于微型化，目前已經(jīng)發(fā)展到納米級別，同時常規(guī)器件的制備工藝逐漸成熟。目前制備PMOS的方法往往包括以下常規(guī)步驟：首先是提供半導(dǎo)體襯底，然后在所述半導(dǎo)體襯底上形成雙阱、淺溝槽隔離以及多晶硅柵極結(jié)構(gòu)，隨著柵的寬度不斷減小，柵結(jié)構(gòu)下的溝道長度也不斷的減小，為了有效的防止短溝道效應(yīng)，在集成電路制造工藝中引入了輕摻雜漏工藝（LDD），然后進行源漏注入，在源漏注入前為了防止大劑量的源漏注入過于接近溝道從而導(dǎo)致溝道過短甚至源漏連通，在PMOS的LDD注入之后要在多晶硅柵的兩側(cè)形成側(cè)墻，在源漏注入后還可以進一步包括退火等步驟。

為了獲得更好的性能在制備PMOS過程中，通常在PMOS的源漏區(qū)進行外延SiGe以對襯底的溝道處施加壓應(yīng)力，然后外延SiGe后進行離子注入以獲得較高的摻雜濃度，在該過程中通常選用高能量、低劑量的B（Boron）在對其源漏進行摻雜，以形成摻雜拖尾（doping?tail）輪廓，來降低交界處的漏電，或者進行在外延生長SiGe的同時在對其源漏進行B（Boron）摻雜，并通過調(diào)節(jié)氣體流量以及其他參數(shù)，以達到足夠的摻雜濃度，但是在PMOS的SiGe的源漏進行離子注入后或原位摻雜都通常會導(dǎo)致器件在退火后產(chǎn)生應(yīng)變弛豫，而應(yīng)變弛豫將直接導(dǎo)致器件性能的降低。

同時，現(xiàn)有技術(shù)中SiGe的外延或者沉積的方法為不提供SiGe的晶粒而直接沉積具有一定濃度梯度的SiGeB層，以減少結(jié)漏電流，但是所述具有一定濃度梯度的SiGeB層將導(dǎo)致硼擴散到通道（channel）和加速的短溝道效應(yīng)（short?channel?effect）。對通過現(xiàn)有方法得到的器件進行二次離子質(zhì)譜（secondary?ion?mass?spectroscopy，SIMS）發(fā)現(xiàn)所述器件在溝道處所述原位摻雜硼濃度的濃度過高，因此很容易加速的短溝道效應(yīng)。

因此，為了降低離子注入時造成的源漏弛豫，盡可能的跳過源漏注入步驟，但是所述交界處B分布的控制成為挑戰(zhàn)，需要對目前PMOS中源漏注入方法進行改進，同時消除存在的加速的短溝道效應(yīng)。

發(fā)明內(nèi)容

在發(fā)明內(nèi)容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發(fā)明的發(fā)明內(nèi)容部分并不意味著要試圖限定出所要求保護的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護的技術(shù)方案的保護范圍。

為了解決上述問題，本發(fā)明提供了一種半導(dǎo)體器件的制備方法，包括：

提供半導(dǎo)體襯底，至少包含柵極結(jié)構(gòu)；

在所述柵極兩側(cè)形成凹槽并在所述凹槽中外延生長SiGeB層，其特征在于，

外延生長SiGe層的同時原位摻雜B，所述外延生長包括兩個階段：

第一階段為增加SiGe層中B的濃度，以使所述SiGe層中B的濃度達到峰值濃度；

第二階段為降低SiGe層中B的濃度，以消除短溝道效應(yīng)。

作為優(yōu)選，當(dāng)所述SiGe層高度達到半導(dǎo)體器件中溝道的位置時，執(zhí)行第二階段，以降低SiGe層中B的濃度。

作為優(yōu)選，在所述第一階段和所述第二階段中一直增加SiGe層中Ge的濃度。

作為優(yōu)選，所述方法還包括在所述原位摻雜后執(zhí)行一退火步驟。

作為優(yōu)選，所述外延生長SiGe層的溫度為450~700℃。

作為優(yōu)選，所述SiGe層中Ge的含量為15~55%。

作為優(yōu)選，所述SiGe層中B的峰值濃度為5E+19~5E+21原子/cm³。

作為優(yōu)選，所述第一階段形成的SiGe層的厚度為45-65nm。

作為優(yōu)選，所述第一階段形成的SiGe層中B的濃度梯度為1E+18-1E+19原子/cm³~5E+19-5E+21原子/cm³。

作為優(yōu)選，所述第一階段形成的SiGe層中Ge的含量為15-30%~35%-55%。

作為優(yōu)選，所述第二階段形成的SiGe層的厚度為15~25nm。

作為優(yōu)選，所述第二階段形成的SiGe層中B的濃度梯度為5E19-5E+21原子/cm³~0-1E+19原子/cm³。

作為優(yōu)選，所述方法還包括一下步驟：

在形成PMOS中B摻雜的源漏后，在所述源漏上形成蓋帽層，以覆蓋所述SiGeB層。