[發明專利]一種半導體器件的制造方法

有效

• 申請號: 201210398960.9
• 申請日: 2012-10-18
• 公開（公告）號: CN103779277B
• 公開（公告）日: 2017-06-13
• 發明（設計）人: 卜偉海;謝欣云;俞少峰
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238
• 代理公司: 北京市磐華律師事務所11336
• 代理人: 董巍,高偉

技術領域

本發明涉及半導體技術領域，具體而言涉及一種半導體器件的制造方法。

背景技術

在半導體技術領域中，隨著納米加工技術的迅速發展,晶體管的特征尺寸已進入納米級。通過等比例縮小的方法來提高當前主流的硅CMOS器件的性能這一方式，受到越來越多的物理及工藝的限制，比如尺寸縮小導致的寄生電容對器件性能的影響，以及尺寸縮小導致對應力工程（stress engineering）的需求越來越高等。

在現有的半導體器件的制造工藝中，尤其是當半導體器件的工藝節點發展到28nm及以下時，一般需要對NMOS和PMOS采用提升的源漏極（Raised S/D）技術來減小器件的寄生電容。而同時，一般需要采用鍺硅工藝（外延鍺硅）來提升PMOS的應力，以提高PMOS器件的載流子遷移率，進而提高器件速度并降低功耗。

在傳統工藝中，如果如上所述對半導體器件的NMOS和PMOS采用提升的源漏極（Raised S/D）而對PMOS采用外延鍺硅技術，一般包括這樣的步驟。首先，在形成有柵極結構的半導體襯底上沉積一層保護層薄膜（一般為氧化硅或氮化硅），去除保護層薄膜位于PMOS區域的部分（可在該步驟中形成PMOS的側壁），保留其位于NMOS區的部分以保護NMOS，在PMOS區外延生長鍺硅（SiGe），然后形成抬升的PMOS的源漏極，去除剩余的保護層薄膜；接著，另外沉積一層保護層薄膜，去除其位于NMOS區域的部分（可在該步驟中形成NMOS的側壁），保留其位于PMOS區的部分以保護PMOS，再形成抬升的NMOS的源漏極。具體技術方案，可參見申請號為US20110201164A1的美國專利申請。

然而，上述方案由于需要多次形成保護層薄膜，而且分開形成NMOS的抬升的源漏極和PMOS的抬升的源漏極，因此，造成工藝比較復雜，工藝成本較高，不利于提高生產效率。

由于現有技術存在上述問題，因此，需要提出一種新的半導體器件的制造方法，以簡化工藝流程、降低成本，同時提高生產效率。

發明內容

針對現有技術的不足，本發明提供一種半導體器件的制造方法，該方法包括：

步驟S101：提供半導體襯底，所述半導體襯底包括NMOS區和PMOS區，所述NMOS區包括NMOS的柵極結構，所述PMOS區包括PMOS的柵極結構；

步驟S102：在所述半導體襯底上形成一層保護層，所述保護層覆蓋整個所述的半導體襯底；

步驟S103：刻蝕所述保護層位于所述PMOS區的部分以形成所述PMOS的柵極側壁；

步驟S104：在所述PMOS的柵極結構兩側的半導體襯底上刻蝕出凹槽；

步驟S105：在所述凹槽中形成鍺硅層；

步驟S106：刻蝕所述保護層位于所述NMOS區的部分以形成所述NMOS的柵極側壁；

步驟S107：同時形成所述NMOS的抬升的源極和漏極以及所述PMOS的抬升的源極和漏極。

進一步的，在所述步驟S101中，所述半導體襯底還包括I/O區，所述I/O區包括I/O區的晶體管的柵極結構。

其中，所述步驟S107包括：

以所述NMOS的柵極側壁和所述PMOS的柵極側壁為掩膜，在所述半導體襯底的所述NMOS的源區和漏區以及所述PMOS的源區和漏區，同時分別形成一層高于所述半導體襯底的硅材料，以形成所述NMOS的抬升的源極和漏極以及所述PMOS的抬升的源極和漏極。

其中，所述形成硅材料的方法為外延生長法。

優選的，所述硅材料的厚度為8~30nm。

其中，所述步驟S102包括：在所述半導體襯底上沉積一層氧化硅薄膜，然后在所述氧化硅薄膜上沉積一層氮化硅薄膜，以形成所述保護層。

其中，所述步驟S103包括：

在所述半導體襯底上形成第一圖形化的光刻膠，其中，所述第一圖形化的光刻膠覆蓋所述半導體襯底除所述PMOS區以外的區域；

以所述第一圖形化的光刻膠為掩膜，刻蝕所述保護層未被所述光刻膠覆蓋的部分，形成所述PMOS的柵極側壁。

其中，所述步驟S104采用的方法為：先干法刻蝕，再濕法刻蝕。

其中，所述步驟S105中形成鍺硅層的方法為外延生長法。

其中，所述步驟S106包括：

在所述半導體襯底上形成第二圖形化的光刻膠，其中，所述第二圖形化的光刻膠覆蓋所述半導體襯底除所述NMOS區以外的區域；