[發(fā)明專利]CMOS晶體管的制作方法

在審

• 申請?zhí)枺?/td>: 201210393118.6
• 申請日: 2012-10-16
• 公開（公告）號: CN103730420A
• 公開（公告）日: 2014-04-16
• 發(fā)明（設計）人: 韋慶松;于書坤
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發(fā)明涉及半導體制作領域，尤其涉及一種CMOS晶體管的制作方法。

背景技術

隨著集成電路制造技術的發(fā)展，集成電路的特征尺寸不斷減小；在此發(fā)展進程中，為了不對半導體器件造成損害，勢必要將集成電路的工作電壓也相應的不斷減小。然而，為了保證集成電路在較小的工作電壓下能夠保持較好的性能，目前通常采用的辦法是將應力施加于MOS晶體管上，從而引起晶格應變，以提高載流子（電子或者空穴）的遷移率；其中，在橫向方向（即垂直電流方向）上施加的應力稱為壓應力，壓應力可以提高空穴遷移率，適用于PMOS晶體管；在縱向方向（即在電流方向）上施加的應力稱為張應力，張應力可以提高電子遷移率，適用于NMOS晶體管。

另外，由于NMOS晶體管的載流子是電子，且電子本身的遷移率相對PMOS晶體管的空穴而言要高，因此現(xiàn)有技術通常只在PMOS晶體管內的源/漏區(qū)形成以硅鍺為材料的應力襯墊層，使晶體管溝道區(qū)的應力提高，進一步提高空穴的遷移率。因為硅、鍺具有相同的晶格結構，即“金剛石”結構，在室溫下，鍺的晶格常數(shù)大于硅的晶格常數(shù)，在PMOS晶體管的源/漏區(qū)形成硅鍺（SiGe），可以引入由硅和鍺硅之間晶格失配而形成的壓應力，進一步提高壓應力，提高PMOS晶體管的性能。更多關于形成具有應力襯墊層的CMOS晶體管的信息可以參考公布號為CN101924107A中國發(fā)明申請。

現(xiàn)有技術中，一種在PMOS晶體管的形成具有應力襯墊層的CMOS晶體管的制作方法為：

請參考圖1，提供半導體襯底10，所述半導體襯底10上具有STI（淺溝槽隔離）結構20，將半導體襯底10分為NMOS晶體管區(qū)域和PMOS晶體管區(qū)域；在所述NMOS晶體管區(qū)域和PMOS晶體管區(qū)域的半導體襯底10表面形成若干柵介質層11，在所述柵介質層11表面形成柵電極12，在所述柵電極12表面形成硬掩膜層15。接著，在緊鄰所述柵介質層11和柵電極12兩側形成第一側墻13；以第一側墻13作為掩模，在NMOS晶體管區(qū)域和PMOS晶體管區(qū)域形成LDD（Lightly?Doped?Drain輕摻雜漏極）離子注入?yún)^(qū)；在第一側墻13兩側形成第二側墻14，所述第二側墻14和硬掩膜層15的材料主要為氮化硅。

請參考圖2，然后利用光刻膠保護NMOS晶體管區(qū)域（未圖示），以所述硬掩膜層15和第二側墻14為掩膜，干法刻蝕PMOS晶體管區(qū)域第二側墻14兩側的半導體襯底10，形成開口16。

請參考圖3，繼續(xù)利用光刻膠保護NMOS晶體管區(qū)域（未圖示），以所述硬掩膜層15和第二側墻14為掩膜，濕法刻蝕圖2所示的開口16，使所述開口16的側壁向第二側墻14下方的半導體襯底10內延伸，變成西格瑪（sigma，Σ）形的開口16a。

請參考圖4，于圖3所示的開口16a內形成應力襯墊層17，所述應力襯墊層17為硅鍺層；形成應力襯墊層17的方法為外延生長，并同時進行原位B摻雜，以減少應力襯墊層的電阻。

需要說明的是，在形成應力襯墊層17后，以所述硬掩膜層15和第二側墻14為掩膜，對半導體襯底10內進行離子注入，形成源/漏區(qū)（未示出），并去除硬掩膜層15。

這種方式中，是在LDD離子注入之后形成應力襯墊層，被稱為“后應力襯墊層工藝”，這種方式中由于應力襯墊層是在NMOS晶體管區(qū)域和PMOS晶體管區(qū)域的LDD離子注入的工藝之后形成的，而形成應力襯墊層必須要進行摻雜工藝，以能減小應力襯墊層的電阻，從而保持晶體管的正常工作。若采用形成好應力襯墊層后對其進行離子注入來摻雜，不容易實現(xiàn)均勻的摻雜，并且容易對源漏區(qū)形成干擾。相對而言，在通過外延形成應力襯墊層的同時，進行原位摻雜能夠保證摻雜區(qū)只形成在應力襯墊層中，并且雜質濃度分布均勻。可是，NMOS晶體管區(qū)域和PMOS晶體管區(qū)域的LDD離子注入?yún)^(qū)均已經形成，而進行原位摻雜的過程需要在600℃~700℃的高溫下持續(xù)進行1小時以上，這樣長時間的高溫環(huán)境會減弱NMOS晶體管中LDD離子注入的效果。