[發(fā)明專利]一種基于PicoBlaze的MVB控制器

有效

• 申請(qǐng)?zhí)枺?/td>: 201210385096.9
• 申請(qǐng)日: 2012-10-11
• 公開（公告）號(hào): CN103728928A
• 公開（公告）日: 2014-04-16
• 發(fā)明（設(shè)計(jì)）人: 李明樹;趙琛;武斌;包瑜亮;郭亮;劉立宇;侯瑋瑋;于佳晨
• 申請(qǐng)（專利權(quán)）人: 中國科學(xué)院軟件研究所
• 主分類號(hào): G05B19/418
• 分類號(hào): G05B19/418
• 代理公司: 北京君尚知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11200
• 代理人: 余功勛

技術(shù)領(lǐng)域

本發(fā)明涉及一種基于PicoBlaze的MVB控制器，屬于軌道列車通信領(lǐng)域，是一種研發(fā)符合TCN網(wǎng)絡(luò)通信標(biāo)準(zhǔn)的通信設(shè)備核心部件。

背景技術(shù)

MVBC(多功能車輛總線控制器)是MVB總線上的新一代核心處理器，它獨(dú)立于物理層和功能設(shè)備，為在總線上的各個(gè)設(shè)備提供通訊接口和通訊服務(wù)。

現(xiàn)有基于TCN網(wǎng)絡(luò)的車輛通信設(shè)備主要是MVB網(wǎng)卡等設(shè)備，其內(nèi)部都采用西門子的MVBCS1芯片(MVB控制器)或者通過Verilog編寫MVBC控制邏輯實(shí)現(xiàn)，西門子MVBCS1芯片由于受國外行業(yè)壟斷，國內(nèi)沒有相關(guān)的專用芯片，而通過Verilog編寫MVBC控制邏輯又過于復(fù)雜，且實(shí)時(shí)性和可靠性因人而異，無法得到保障。

目前同類產(chǎn)品主要存在以下不足之處：(1)受制于國外技術(shù)的壟斷，沒有核心技術(shù)，無法真正實(shí)現(xiàn)相關(guān)產(chǎn)品國產(chǎn)化；(2)開發(fā)難度大，對(duì)于采用軟件實(shí)現(xiàn)方式，控制邏輯較為復(fù)雜，且開發(fā)難度較大；(3)處理效率低，采用Verilog實(shí)現(xiàn)MVBC控制邏輯的運(yùn)行效率遠(yuǎn)遠(yuǎn)低于采用芯片的處理效率。

發(fā)明內(nèi)容

針對(duì)現(xiàn)有技術(shù)中存在的上述技術(shù)問題，本發(fā)明的目的在于提供一種基于PicoBlaze的MVB控制器，其主要由pMVBControler、AMRAdapter、Traffic?Memory、BusArbiter四大模塊組成，如圖1所示。

本發(fā)明的技術(shù)方案為：

一種基于PicoBlaze的MVB控制器，其特征在于包括pMVB控制器，通信存儲(chǔ)器，ARM適配器，總線仲裁器；其中，所述pMVB控制器、通信存儲(chǔ)器、ARM適配器、總線仲裁器分別與外部總線BUS1連接；所述pMVB控制器與通信存儲(chǔ)器通過數(shù)據(jù)線連接，所述ARM適配器分別與外部ARM處理器、所述總線仲裁器連接；

所述通信存儲(chǔ)器用于存儲(chǔ)網(wǎng)絡(luò)通信數(shù)據(jù)和輸入的控制信息，并將其發(fā)送給所述pMVB控制器；

所述pMVB控制器用于響應(yīng)所述控制信息，并對(duì)所述通信數(shù)據(jù)進(jìn)行數(shù)據(jù)編碼后經(jīng)外部總線BUS1發(fā)送至MVB總線上；同時(shí)所述pMVB控制器對(duì)收到的MVB總線數(shù)據(jù)進(jìn)行解碼并觸發(fā)中斷，進(jìn)行相應(yīng)的中斷處理；

所述總線仲裁器負(fù)責(zé)根據(jù)所述pMVB控制器發(fā)送的指令進(jìn)行總線仲裁工作，以及保證同一時(shí)間只有一個(gè)處理器能訪問所述通信存儲(chǔ)器；

所述ARM適配器作為所述外部ARM處理器訪問所述通信存儲(chǔ)器的代理，并且響應(yīng)所述總線仲裁器的仲裁分配。

所述pMVB控制器包括片內(nèi)處理器PicoBlaze，總線控制器，遠(yuǎn)程調(diào)用中斷生成器，數(shù)據(jù)交換區(qū)DRAM，編碼器，解碼器，中斷控制器，定時(shí)器；所述定時(shí)器與內(nèi)部總線BUS0及所述中斷控制器相連，所述數(shù)據(jù)交換區(qū)DRAM分別與內(nèi)部總線BUS0和外部總線BUS1相連，所述遠(yuǎn)程調(diào)用中斷生成器與內(nèi)部總線BUS0連接；其中，

所述片內(nèi)處理器PicoBlaze與所述總線控制器數(shù)據(jù)連接，用于根據(jù)輸入的控制信息對(duì)總線控制器內(nèi)部的狀態(tài)或控制指令數(shù)據(jù)進(jìn)行處理，并響應(yīng)來自內(nèi)部中斷控制器產(chǎn)生的中斷信號(hào)，執(zhí)行中斷處理；

所述總線控制器與內(nèi)部總線BUS0和外部總線BUS1連接，用于對(duì)片內(nèi)處理器PicoBlaze及內(nèi)部總線BUS0和外部總線BUS1進(jìn)行管理，即切換片內(nèi)處理器PicoBlaze和外部ARM處理器對(duì)內(nèi)部總線BUS0和外部總線BUS1的控制權(quán)；

所述遠(yuǎn)程調(diào)用中斷生成器用于控制通信存儲(chǔ)器和外部ARM處理器的通信；

所述編碼器與內(nèi)部總線BUS0相連，用于對(duì)MVB數(shù)據(jù)進(jìn)行曼徹斯特編碼；

所述解碼器與內(nèi)部總線BUS0及中斷控制器相連，用于對(duì)MVB數(shù)據(jù)進(jìn)行解碼并觸發(fā)生成中斷控制信號(hào)；

所述中斷控制器與所述片內(nèi)處理器PicoBlaze相連，用于向所述片內(nèi)處理器PicoBlaze上報(bào)中斷控制信號(hào)。

所述pMVB控制器還包括一用于片內(nèi)處理器PicoBlaze運(yùn)行的緩存器RAM，其中緩存器RAM與內(nèi)部總線BUS0連接。

所述片內(nèi)處理器PicoBlaze為Xilinx的8位PicoBlaze處理器。

所述通信存儲(chǔ)器針對(duì)Source使用Page機(jī)制，針對(duì)Sink使用Disable機(jī)制。