[發明專利]一種基于PicoBlaze的MVB控制器

有效

• 申請號: 201210385096.9
• 申請日: 2012-10-11
• 公開（公告）號: CN103728928A
• 公開（公告）日: 2014-04-16
• 發明（設計）人: 李明樹;趙琛;武斌;包瑜亮;郭亮;劉立宇;侯瑋瑋;于佳晨
• 申請（專利權）人: 中國科學院軟件研究所
• 主分類號: G05B19/418
• 分類號: G05B19/418
• 代理公司: 北京君尚知識產權代理事務所(普通合伙) 11200
• 代理人: 余功勛

1.一種基于PicoBlaze的MVB控制器，其特征在于包括pMVB控制器，通信存儲器，ARM適配器，總線仲裁器；其中，所述pMVB控制器、通信存儲器、ARM適配器、總線仲裁器分別與外部總線BUS1連接；所述pMVB控制器與通信存儲器通過數據線連接，所述ARM適配器分別與外部ARM處理器、所述總線仲裁器連接；

所述通信存儲器用于存儲網絡通信數據和輸入的控制信息，并將其發送給所述pMVB控制器；

所述pMVB控制器用于響應所述控制信息，并對所述通信數據進行數據編碼后經外部總線BUS1發送至MVB總線上；同時所述pMVB控制器對收到的MVB總線數據進行解碼并觸發中斷，進行相應的中斷處理；

所述總線仲裁器負責根據所述pMVB控制器發送的指令進行總線仲裁工作，以及保證同一時間只有一個處理器能訪問所述通信存儲器；

所述ARM適配器作為所述外部ARM處理器訪問所述通信存儲器的代理，并且響應所述總線仲裁器的仲裁分配。

2.如權利要求1所述的MVB控制器，其特征在于所述pMVB控制器包括片內處理器PicoBlaze，總線控制器，遠程調用中斷生成器，數據交換區DRAM，編碼器，解碼器，中斷控制器，定時器；所述定時器與內部總線BUS0及所述中斷控制器相連，所述數據交換區DRAM分別與內部總線BUS0和外部總線BUS1相連，所述遠程調用中斷生成器與內部總線BUS0連接；其中，

所述片內處理器PicoBlaze與所述總線控制器數據連接，用于根據輸入的控制信息對總線控制器內部的狀態或控制指令數據進行處理，并響應來自內部中斷控制器產生的中斷信號，執行中斷處理；

所述總線控制器與內部總線BUS0和外部總線BUS1連接，用于對片內處理器PicoBlaze及內部總線BUS0和外部總線BUS1進行管理，即切換片內處理器PicoBlaze和外部ARM處理器對內部總線BUS0和外部總線BUS1的控制權；

所述遠程調用中斷生成器用于控制通信存儲器和外部ARM處理器的通信；

所述編碼器與內部總線BUS0相連，用于對MVB數據進行曼徹斯特編碼；

所述解碼器與內部總線BUS0及中斷控制器相連，用于對MVB數據進行解碼并觸發生成中斷控制信號；

所述中斷控制器與所述片內處理器PicoBlaze相連，用于向所述片內處理器PicoBlaze上報中斷控制信號。

3.如權利要求2所述的MVB控制器，其特征在于所述pMVB控制器還包括一用于片內處理器PicoBlaze運行的緩存器RAM，其中緩存器RAM與內部總線BUS0連接。

4.如權利要求2所述的MVB控制器，其特征在于所述片內處理器PicoBlaze為Xilinx的8位PicoBlaze處理器。

5.如權利要求1或2所述的MVB控制器，其特征在于所述通信存儲器針對過程數據源端口使用Page機制，針對過程數據宿端口使用Disable機制。