[發明專利]一種半導體器件及其制造方法有效

申請號：	201210382954.4	申請日：	2012-10-10
公開（公告）號：	CN103730417A	公開（公告）日：	2014-04-16
發明（設計）人：	王新鵬;張海洋	申請（專利權）人：	中芯國際集成電路制造（上海）有限公司
主分類號：	H01L21/8238	分類號：	H01L21/8238;H01L29/08;H01L27/092
代理公司：	北京市磐華律師事務所 11336	代理人：	董巍;高偉
地址：	201203 ***	國省代碼：	上海;31
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摘要：
搜索關鍵詞：	一種半導體器件及其制造方法
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【說明書】：

技術領域

本發明涉及半導體技術領域，具體而言涉及一種半導體器件及其制造方法。

背景技術

在半導體技術領域中，隨著納米加工技術的迅速發展,晶體管的特征尺寸已進入納米級。通過等比例縮小的方法來提高當前主流的硅CMOS器件的性能這一方式，受到越來越多的物理及工藝的限制。為了提高CMOS器件中NMOS和PMOS晶體管的性能，應力技術（stress?engineering）越來越受到業界的關注。

應力影響半導體中的載流子的遷移率。一般而言，硅中電子的遷移率隨著沿著電子遷移方向的拉應力的增加而增加，并且隨著壓應力的增加而減少。相反，硅中帶正電的空穴的遷移率隨著空穴移動方向的壓應力的增加而增加，并且隨著拉應力的增加而減小。因此，可以通過在溝道中引入適當的壓應力和拉應力能分別提高PMOS的空穴遷移率和NMOS的電子遷移率。

在現有技術中，一般通過外延SiGe源漏引入溝道壓應力，利用源漏和溝道的晶格常數失配控制應變大小，進而改善空穴遷移率，來提高PMOS的性能；通過淀積SiN薄膜引入溝道拉應力，利用SiN薄膜的高本征應力控制應變大小，進而改善電子遷移率，來提高NMOS的性能?；蛘?，僅僅通過外延SiGe源漏引入溝道壓應力來提高PMOS的性能，而對NMOS不采用應力技術。

隨著產業應用中對半導體器件的性能要求越來越高，現有技術中的上述應力解決方案存在的問題也越來越凸顯。在CMOS器件中，如果單純對PMOS通過采用外延SiGe引入溝道壓應力，NMOS的載流子遷移率可能達不到器件的性能要求。而如果在通過采用外延SiGe技術對PMOS施加壓應力的同時，通過淀積SiN薄膜引入溝道拉應力來提高NMOS的載流子遷移率，則引入的SiN薄膜很可能對PMOS的應力造成影響，進而影響PMOS的載流子遷移率；并且，由于引入的SiN薄膜最終僅存在于NMOS上方，必然會造成NMOS和PMOS的器件尺寸不一致，導致NMOS和PMOS在器件性能上存在差異，進而影響整個CMOS半導體器件的性能。

隨著半導體技術的不斷發展，尤其當主流制造技術的工藝節點已經從65nm發展到45nm甚至更小的節點尺寸，現有技術中的上述應力解決方案存在的上述問題越來越凸顯。因此，需要提出一種新的半導體器件的制造方法，通過采用合適的應力技術方案，滿足CMOS器件對應力的要求，提高半導體器件的性能。

發明內容

針對現有技術的不足，本發明提供了一種半導體器件及其制造方法。

一方面，本發明提供一種半導體器件的制造方法，該方法包括如下步驟：

步驟S101：提供半導體襯底，所述半導體襯底包括用于形成NMOS的NMOS區和用于形成PMOS的PMOS區；

步驟S102：在所述半導體襯底的PMOS區通過嵌入式鍺硅工藝形成抬升的PMOS源極和漏極；

步驟S103：在所述半導體襯底的NMOS區通過嵌入式碳硅工藝形成抬升的NMOS源極和漏極；

其中，所述步驟S102和步驟S103的順序可以互換。

進一步的，所述步驟S102可以包括如下步驟：

步驟S1021：在所述半導體襯底上形成一層圖形化的光刻膠，其中，所述光刻膠位于所述PMOS的源區和漏區的部分被去除；

步驟S1022：利用所述圖形化的光刻膠為掩膜，對所述半導體襯底進行刻蝕，在所述半導體襯底上所述PMOS的源區和漏區對應的位置分別形成硅凹槽；

步驟S1023：在所述PMOS的源區硅凹槽和漏區硅凹槽的位置分別形成鍺硅層，作為所述PMOS的源極和漏極。