[發明專利]P型LDMOS中改善漏電的工藝方法

有效

• 申請號: 201210380594.4
• 申請日: 2012-10-09
• 公開（公告）號: CN103715093B
• 公開（公告）日: 2017-10-24
• 發明（設計）人: 遇寒;周正良;蔡瑩
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336
• 代理公司: 上海浦一知識產權代理有限公司31211
• 代理人: 高月紅

技術領域

本發明涉及一種半導體集成電路領域中改善漏電的方法，特別是涉及一種P型LDMOS（P型橫向擴散金屬氧化物半導體）中改善漏電的工藝方法。

背景技術

P型LDMOS主要應用于開關，對導通電阻和漏電有很高的要求。而在復雜的工藝中，刻蝕帶來的離子聚合物損傷不可避免，所造成的漏電已經不能忽視。眾所周知，硅片表面均勻的等離子聚合物是不會產生表面電荷的，但是對于復雜的圖像刻蝕，像柵刻蝕，側墻刻蝕等，就會在刻蝕的局部小范圍內產生正向電荷，相反的，在刻蝕空間比較大的區域形成反向電荷，如果等離子聚合物分布均勻，正反向電場綜合不會產生電流，但實際上，等離子聚合物是不均勻分布的，就會在硅片表面即柵氧化層中陷入電荷，產生電荷流動（如圖1所示），從而帶來柵極與漏極或源極之間的漏電，如圖2所示的常規多晶硅刻蝕結構示意圖中形成的漏電。

為了降低器件的漏電，就要盡量減少和清除掉等離子聚合物及其帶來的損傷。然而，現有的LDMOS產品工藝都沒有對刻蝕所造成的損傷進行修復的步驟。

發明內容

本發明要解決的技術問題是提供一種P型LDMOS中改善漏電的工藝方法。該方法能將受到損傷的犧牲氧化層去除掉，并減少了界面態電荷、懸掛鍵等，從而減低漏電。

為解決上述技術問題，本發明的P型LDMOS中改善漏電的工藝方法，包括步驟：

（1）在多晶硅柵極刻蝕形成后，在作為第二氧化層的犧牲氧化層表面和多晶硅柵極的周圍（包括：多晶硅柵極兩側面和多晶硅柵極表面）淀積第一氧化層；

（2）干法刻蝕淀積的第一氧化層，形成多晶硅柵極側墻；

（3）濕法刻蝕，去除犧牲氧化層（第二氧化層）；

（4）進行快速加熱退火和快速熱氧化，在有源區上，形成第三氧化層；

（5）進行源漏注入、側墻工藝，完成P型LDMOS的制作。

所述步驟（1）中，犧牲氧化層是氧化硅層；淀積的方法，包括：低壓化學氣相淀積；第一氧化層，包括：氧化硅層；第一氧化層的厚度為200～500埃。

所述步驟（2）中，側墻的厚度可為150～400埃。

所述步驟（4）中，快速加熱退火中的溫度為1000～1200℃，退火時間為45秒以內；快速熱氧化的溫度為1000～1200℃，快速熱氧化的時間為45秒以內；第三氧化層，包括：氧化硅層，厚度為30～50埃。

所述步驟（3）中的濕法刻蝕和步驟（4）中的快速加熱退火，適用于多晶硅柵極側墻工藝后的刻蝕損傷修復。

為盡可能的降低漏電，需要減少干法刻蝕帶來的等離子聚合物帶來的損傷，因此，通過采用本發明，不僅工藝實現簡單，而且通過柵極刻蝕后增加改善等離子聚合物帶來的損傷的工藝，可降低漏電。通過本發明柵極刻蝕后的工藝修復，可將漏電在原來基礎之上降低至少一個數量級，而且沒有對其他參數產生任何影響，即不會對器件的其他性能造成影響，適合PLDMOS應用。

附圖說明

下面結合附圖與具體實施方式對本發明作進一步詳細的說明：

圖1是硅片表面的電荷流動示意圖；

圖2是常規多晶硅柵極刻蝕的結構示意圖；

圖3是多晶硅柵極刻蝕后的結構示意圖；

圖4是用低壓化學氣相淀積氧化硅后的結構示意圖；

圖5是干法刻蝕掉淀積的氧化硅后，形成小的側墻的結構示意圖；

圖6是濕法刻蝕掉剩余的犧牲氧化層后的結構示意圖；

圖7是快速加熱退火和快速熱處理后，形成第三氧化層的結構示意圖；

圖8是本發明的結構示意圖；

圖9是采用常規工藝與本發明制作的P型LDMOS單管及產品器件的擊穿電壓比較圖。

圖中附圖標記說明如下：

1為N型硅襯底，2為N型外延，3為P型多晶硅深槽，4為低壓P型阱，5為N型摻雜形成溝道區，6為柵氧化層，7為多晶硅柵，8為柵極金屬硅化物，9為多晶硅柵極側墻，10為犧牲氧化層，11為低壓化學氣相淀積的氧化硅層，12為第三氧化層。

具體實施方式

本發明的P型LDMOS中改善漏電的工藝方法，包括步驟：

（1）按常規工藝，經N型外延2上方，依次淀積氧化硅層（一部分作為柵氧化層6，一部分作為犧牲氧化層10）、多晶硅柵層、柵極金屬硅化物層，刻蝕，形成多晶硅柵極（如圖3所示），在作為第二氧化層的犧牲氧化層（氧化硅）10表面和多晶硅柵極的兩側面及其多晶硅柵極表面，采用低壓化學氣相淀積法淀積第一氧化層（氧化硅層11）（如圖4所示），厚度為200～500埃；