[發(fā)明專利]電源箝制靜電放電防護(hù)電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201210377767.7
• 申請(qǐng)日: 2012-10-08
• 公開（公告）號(hào): CN103219720A
• 公開（公告）日: 2013-07-24
• 發(fā)明（設(shè)計(jì)）人: 艾飛;柯明道;姜信欽
• 申請(qǐng)（專利權(quán)）人: 晶焱科技股份有限公司
• 主分類號(hào): H02H9/04
• 分類號(hào): H02H9/04
• 代理公司: 北京科龍寰宇知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司 11139
• 代理人: 孫皓晨

技術(shù)領(lǐng)域

本發(fā)明涉及一種靜電放電（Electro-Static?Discharge，ESD）防護(hù)電路，特別是一種電源箝制型的靜電放電防護(hù)電路（Power-rail?ESD?Clamp?Circuit）。

背景技術(shù)

隨著IC產(chǎn)業(yè)的日漸蓬勃，CMOS加工技術(shù)已逐漸微小化至奈米等級(jí)，伴隨而來的是晶體管的柵極氧化層（gate?oxide）也因此逐漸微縮化，并薄型化至數(shù)個(gè)奈米而已。由于柵極氧化層的厚度變薄，將同時(shí)引發(fā)較大的柵極漏電流，這儼然成為近代CMOS加工技術(shù)中最常遇見的挑戰(zhàn)。圖1為尺寸為1μm/1μm的N型金氧半場(chǎng)效晶體管與P型金氧半場(chǎng)效晶體管分別在偏壓為1伏特、環(huán)境溫度為T=25°C下的柵極漏電流模擬結(jié)果數(shù)據(jù)圖。由圖1所示的結(jié)果可以顯示，隨著CMOS加工尺寸的微縮（例如：由90奈米降至65奈米、甚至45奈米），將使得柵極漏電流大幅地攀升，引發(fā)嚴(yán)重的漏電流問題。

由于柵極所產(chǎn)生的漏電流，是在現(xiàn)有的電源箝制靜電防護(hù)電路形成一相當(dāng)嚴(yán)重的問題，電阻-電容式的靜電放電偵測(cè)電路（RC?ESD-transient?detection）中所使用到的大電容自然成為漏電流成分中的一大來源，這也是常見使用RC電源箝制的靜電防護(hù)電路，其應(yīng)用受到限制的一大原因。

除此之外，加工面積的縮減也是在加工中必須考量到的因素之一，其原因在于元件的制作面積過大，常增加無謂的加工成本增加。換言之，由于電阻-電容式的靜電放電偵測(cè)電路中使用有較大的電子零組件（例如：電容），將同時(shí)增加此種電路的加工成本。因此，除了柵極漏電流的問題以外，傳統(tǒng)的電源箝制靜電防護(hù)電路更具有面積過大且成本過高的問題。

圖2為現(xiàn)有技術(shù)采用硅控整流器（silicon?controlled?rectifier，SCR）作為主要箝制靜電防護(hù)電路的結(jié)構(gòu)示意圖。其中，在主要箝制靜電防護(hù)電路的選擇上，硅控整流器相較于金氧半場(chǎng)效晶體管（Metal-Oxide-Semiconductor?Field-Effect?Transistor，MOSFET）通常為一較佳的選項(xiàng)。由晶體管MCAP與電阻R所形成的電阻電容式延遲（RC?delay）是用以偵測(cè)ESD偏壓下元件的快速暫態(tài)反應(yīng)。當(dāng)ESD偏壓加至節(jié)點(diǎn)VDD上時(shí)，將使得原來為0伏特的內(nèi)接點(diǎn)VRD開始隨著RC時(shí)間常數(shù)（RC?time?constant）而上升。同時(shí)，在電阻R上形成的壓降將開啟晶體管Mp，并觸發(fā)硅控整流器以將ESD電流形成放電狀態(tài)。然而，值得注意的是，在正常的操作下，晶體管MCAP所產(chǎn)生的柵極漏電流將在電阻R上形成一定的壓降，此段壓降亦將同時(shí)逐漸地開啟晶體管Mp，并在電路中形成另一條電流路徑，進(jìn)而引發(fā)更大的漏電流問題。

圖3為另一用以減少因大電容引發(fā)漏電流問題的現(xiàn)有技術(shù)的結(jié)構(gòu)示意圖。由圖3可見，此種技術(shù)利用多個(gè)開關(guān)元件（switch）以驅(qū)動(dòng)電容底部的電壓至VDD或VSS。在正常操作的情況下，電容底部的電壓值為VDD，因此在電阻電容式延遲（RC?delay）上不會(huì)產(chǎn)生任何壓降，于此，可以達(dá)到減少電容漏電流的目的。然而，當(dāng)元件操作在ESD偏壓下時(shí)，此時(shí)電容底部的電壓值被限制在VSS，這時(shí)的電路即形成類似于前述現(xiàn)有的電源箝制靜電防護(hù)電路，而具有相同的問題了。

再者，圖4為又一用以減少因大電容引發(fā)漏電流問題的現(xiàn)有技術(shù)的結(jié)構(gòu)示意圖。由圖4可見，此種技術(shù)主要是利用多個(gè)順向?qū)ㄟB結(jié)的二極管（forward-connected?diodes）與電阻來取代常見的電阻-電容式靜電放電偵測(cè)電路。如圖4所示，在ESD偏壓由VSS往上增加至VDD時(shí)，VDD節(jié)點(diǎn)上的電壓值將會(huì)持續(xù)增加至二極管開始導(dǎo)通為止。而在那之前，VA節(jié)點(diǎn)上的電壓值始終維持在零。當(dāng)二極管開始導(dǎo)通的時(shí)候，電阻R上將產(chǎn)生一壓降，此壓降將同時(shí)開啟晶體管Mn，以觸發(fā)硅控整流器。由于多個(gè)二極管所形成的二極管串列（diode?string），其臨界電壓值設(shè)計(jì)為略高于供應(yīng)電壓，因此在正常操作下，VA節(jié)點(diǎn)上的電壓值可維持在零，且晶體管Mn為關(guān)閉狀態(tài)。在此情況下，此種電路可用以避免晶體管Mn的漏極-柵極漏電流。不過，由于硅控整流器系同時(shí)連接于晶體管Mn的源極，使得元件的觸發(fā)電流會(huì)因?yàn)槠湓咫娮瑁╯ubstrate?resistance）上的壓降而減少，而使得此種電路無法同時(shí)兼顧觸發(fā)電流與漏電流的最佳化。

因此，鑒于以上，如何提供一種既可達(dá)到降低元件制作面積，且能有效解決晶體管漏電流問題的電源箝制靜電防護(hù)電路，為熟習(xí)此項(xiàng)技術(shù)領(lǐng)域者亟需解決的問題之一。

發(fā)明內(nèi)容