[發明專利]多層芯片電子元件

有效

• 申請號: 201210377703.7
• 申請日: 2012-10-08
• 公開（公告）號: CN103515052B
• 公開（公告）日: 2018-03-16
• 發明（設計）人: 韓鎮宇;金明基;安成庸;金益燮;文炳喆
• 申請（專利權）人: 三星電機株式會社
• 主分類號: H01F17/00
• 分類號: H01F17/00;H01F27/28;H01F41/04
• 代理公司: 北京銘碩知識產權代理有限公司11286
• 代理人: 金光軍,劉奕晴

相關申請的交叉引用

本申請要求于2012年6月14日在韓國知識產權局申請的韓國專利申請No.10-2012-0063795的優先權，在此通過引用將該申請的全部內容并入本申請中。

技術領域

本發明涉及一種多層芯片電子元件。

技術背景

感應器(一種多層芯片元件)是一種能夠通過設置電子電路、電阻器以及電容器以消除噪聲的典型的無源元件。

多層芯片型感應器可以通過印刷和堆疊導電圖案(conductive pattern)以在磁性體中形成線圈來制造。多層芯片型感應器具有多個形成有導電圖案的磁性層堆疊于其中的結構。在多層芯片型感應器內的內部導電圖案通過形成在各磁性層中的轉接電極(via electrode)順序連接，以形成芯片內的線圈結構從而達到目標的感應系數和阻抗特性。

近來，隨著多層芯片型感應器的小型化，使得多層芯片型感應器因直流偏置(DC bias)而具有感應系數降低的缺點。為了抑制感應系數因直流偏置而降低，小型化的功率電感器形成有非磁性間隔層以抑制磁性飽和。

多層芯片型感應器中的非磁性間隔層的形成被用于降低多層芯片型感應器中的多層體的總體的有效磁導率以延遲磁化。

這里，有效磁導率取決于磁性體相對于非磁性體的體積比率。在非磁性間隔層具有相同的體積的前提下，當非磁性間隔層的厚度增加并且它的層數減少時，磁通量圍繞導電圖案在磁性層中形成局部回路(local loop)以部分地引起磁通偏移(flux offset)，這對直流偏置特性不利，并且當非磁性間隔層的厚度薄并且它的層數增加時，局部回路能夠被盡可能地抑制。

因此，可以從調整非磁性間隔層的厚度來著手開發具有優異的直流偏置特性同時實現小型化并確保充足的容量的多層芯片型感應器。

[現有技術文件]

日本專利公開No.2008-130736

日本專利No.4725120

發明內容

本發明的方面提供一種通過將非磁性層的厚度調薄而具有優異的直流偏置特性同時實現小型化并確保充足的容量的多層芯片元件。

根據本發明的一個方面，提供了一種多層芯片電子元件，包括：多層體，該多層體包括多層磁性層；導電圖案，該導電圖案在所述多層體內沿層疊方向電連接以形成線圈圖案；以及非磁性間隔層，該非磁性間隔層越過位于所述多層磁性層之間的所述多層體的層疊表面形成，并且具有厚度Tg，該厚度Tg的范圍為1μm≤Tg≤7μm，其中非磁性間隔層的數量的范圍在至少四層至所述線圈圖案的匝數之間。

當通過沿所述層疊方向形成所述導電圖案而限定的工作區層的厚度被定義為Ta，并且所述非磁性間隔層的總厚度被定義為Tg,tot時，Tg,tot：Ta可以滿足0.1≤Tg,tot：Ta≤0.5。

所述非磁性間隔層可以可以由電介質成分形成。

所述磁性層可以包括的第一磁性層和第二磁性層，所述第一磁性層與所述導電圖案形成通用層，所述第二磁性層包括與所述導電圖案電連接的轉接電極。

所述第一磁性層可以包括所述非磁性間隔層。

所述第二磁性層可以包括所述非磁性間隔層。

所述非磁性間隔層可以設置在所述導電圖案之間。

所述多層體的長度可以為小于或等于2.1mm，并且所述多層體的寬度可以為小于或等于1.7mm。

所述多層芯片電子元件的長度和寬度可以分別在2.0±0.1mm和1.6±0.1mm的范圍內。

根據本發明的另一方面，提供了一種多層芯片電子元件，包括多層體，該多層體包括多層磁性層；導電圖案，該導電圖案設置在所述多層磁性層之間并且沿層疊方向電連接以形成線圈圖案；以及非磁性間隔層，該非磁性間隔層在所述多層體內具有多個層并且每個所述非磁性間隔層具有厚度Tg，該厚度Tg的范圍為1μm至7μm之間。

所述非磁性間隔層可以越過所述多層體的層疊表面形成。

所述非磁性間隔層可以越過所述多層體的層疊表面設置并且所述非磁性間隔層的數量為四層或更多。

所述非磁性間隔層的數量的范圍可以為位于所述磁性層之間的至少四層至所述線圈圖案的匝數之間。

當通過沿所述層疊方向形成所述導電圖案而限定的工作區層的厚度被定義為Ta，并且所述非磁性間隔層的總厚度被定義為Tg,tot時，Tg,tot：Ta可以滿足0.1≤Tg,tot：Ta≤0.5。

所述非磁性間隔層可以由電介質成分形成，該電介質成分抑制所述磁性層的成分的擴散。