[發明專利]堆疊半導體器件

無效

• 申請號: 201210371028.7
• 申請日: 2012-09-28
• 公開（公告）號: CN103035629A
• 公開（公告）日: 2013-04-10
• 發明（設計）人: 佩里·H·派萊伊;凱文·J·埃斯;邁克爾·B·麥克沙恩
• 申請（專利權）人: 飛思卡爾半導體公司
• 主分類號: H01L25/065
• 分類號: H01L25/065;H01L23/48;H01L23/367
• 代理公司: 中原信達知識產權代理有限責任公司 11219
• 代理人: 李佳;穆德駿

技術領域

本發明通常涉及半導體器件，更具體地說涉及堆疊多個半導體器件。

背景技術

管芯堆疊的傳統硅通孔(TSV)栓塞在單晶圓級上形成。管芯然后在每個晶圓或管芯面處通過互連被互連到堆疊中。作為每個從管芯到管芯過渡中的凹凸間隙高度(bump?standoff?height)的結果。高度被添加到堆疊中。從電力學上講，每個接口提供反射和添加阻抗，它們共同降低了高頻信號完整性。此外，驅散半導體器件熱量以實現較小器件尺寸和較高頻率操作是可取的。特別是，堆疊的管芯在小體積內產生熱量，該小體積需要附加的熱路徑來散熱。

附圖說明

通過參考附圖，本發明可以被更好的理解，并且其多個目的、特征、以及優點對本領域技術人員來說會非常明顯。

圖1是根據本發明的實施例的在制造階段之后的半導體器件的偏側截面圖。

圖2是在另一個制造階段之后的圖1的半導體器件的偏側截面圖。

圖3是在另一個制造階段之后的圖2的半導體器件的偏側截面圖。

圖4是在另一個制造階段之后的圖3的半導體器件的偏側截面圖。

圖5是在另一個制造階段之后的圖4的半導體器件的偏側截面圖。

圖6是圖5的半導體器件的部分頂視圖。

圖7是根據本發明的實施例的堆疊半導體器件的偏側截面圖。

圖8是根據本發明的實施例的帶有連續-填充通孔、測試探針、以及散熱器結構的堆疊半導體器件的偏側截面圖。

圖9是用于形成圖1-圖8的半導體器件的實施例方法的流程圖。

除非另有說明，不同附圖中使用的相同參考符號表示相同的元件。附圖中所顯示的特征不一定按比例繪制。

具體實施方式

以下內容陳述了用于實施本發明模式的詳細描述。所述描述旨在說明本發明并且不應該被限定。

穿過管芯堆疊的連續通孔栓塞的實施例被公開，降低了堆疊高度并且還改善了高速信號性能。通過驅散來自帶有自對準散熱器的斜面邊緣的導電面的熱量，熱性能得到了改善。所述管芯的所述斜面邊緣還容納能夠被用于對所述堆疊半導體管芯進行功能性測試的自對準測試探針。

圖1是制造階段之后的半導體晶圓100實施例的偏側截面圖，所述晶圓包括半導體襯底102，在所述襯底102上形成了有源表面和互連區103，所述襯底包括例如N-類型金屬氧化物半導體(NMOS)和/或P-類型金屬氧化物半導體(PMOS)器件的組件，例如被互連以執行或多個功能的晶體管104、電容、電阻、二極管、光電二極管、熔絲105等等。所述功能可能包括存儲器結構、加工結構、傳感器、放大器、配電、輸入/輸出電路等等。一名本領域所屬的普通技術人員將認識到上述例子僅僅是為了說明以進一步解釋本發明的應用，并且不是為了以任何方式限定本發明。其它電路可以被用于給定應用。

可以形成一層或多層互連106以將有源電路組件電耦合于其它內部和/或外部組件。電器件也可能在一個或多個電介質層內形成。電介質或其它絕緣材料可以在一個或多個層內形成，如同有源表面和互連區103被形成以將組件彼此電隔離開。包括捕捉墊108的導電互連的最后一層被鈍化層110覆蓋。鈍化層110可以由有機的和/或無機的材料層做成，舉幾個來說，例如氮化硅、聚酰亞胺、苯并環丁烯。

可以通過例如使用光刻技術在層間電介質(ILD)材料上沉積和圖案化光致抗蝕劑材料，以暴露即將成為捕捉墊108和/或其它互連的部分ILD層，來形成捕捉墊108和其它互連。蝕刻工藝，例如各向異性干蝕刻工藝，可以被用于在ILD層內創建開口。所述開口可能鑲具有擴散阻擋層和/或附著層(未顯示)，并且用導電材料填充。所述擴散阻擋層可以包括下述一個或多個層：TaN、Ta、TiN、Ti、CoW等等，并且所述導電材料可以包括銅、鎢、鋁、銀及其組合等等。

襯底102可能包括，例如，塊狀硅、摻雜或未摻雜的、或絕緣體上半導體(SOI)襯底的有源層。總的來說，SOI襯底包括形成在絕緣層上的半導體材料層，例如硅。所述絕緣層可以，例如，是氧化埋(BOX)層或氧化硅層。所述絕緣層位于襯底上，通常是硅襯底或玻璃襯底。其它襯底例如多層或梯度襯底也可以被使用。

管芯111的網格可以在晶圓110上形成，其中管芯111通過刻線112彼此被分開。一旦處理完畢后，通過沿著刻線112分隔管芯111而形成單獨的、獨立的半導體器件。