[發明專利]半導體存儲器件及其制造方法

有效

• 申請號: 201210369546.5
• 申請日: 2012-09-28
• 公開（公告）號: CN103035285B
• 公開（公告）日: 2017-03-01
• 發明（設計）人: 金寬東
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: G11C11/4063
• 分類號: G11C11/4063
• 代理公司: 北京弘權知識產權代理事務所(普通合伙)11363
• 代理人: 石卓瓊,郭放

相關申請的交叉引用

本申請要求2011年10月5日提交的申請號為10-2011-0101313的韓國專利申請的優先權，其全部內容通過引用合并于此。

技術領域

本發明的示例性實施例涉及一種半導體設計技術，且更具體而言，涉及一種通過能夠接收時鐘信號和數據信號來執行多種操作的半導體存儲器件及其操作方法。

背景技術

一般地，包括雙數據速率同步DRAM（DDR?SDRAM）的半導體存儲器件接收來自外部控制器的時鐘信號和數據信號，以執行諸如讀取和寫入等操作。在這種情況下，外部控制器將時鐘信號和數據信號與用來使時鐘信號和數據信號同步的選通信號一起傳送。然而，這種方法會引起時鐘信號與數據信號之間的歪斜（skew），并遭受各種類型的外部噪聲，使得難以保證半導體存儲器件的穩定操作。因此，近來已經使用了時鐘數據恢復方法。

時鐘數據恢復方法包括將時鐘信號從數據信號中恢復，且因而，外部控制器不傳送單獨的數據選通信號。因此，時鐘數據恢復方法可以不包括用于傳送相關技術中需要的數據選通信號的配置，并且可以不考慮反映在數據選通信號中的各種類型的噪聲。

然而，為了保證時鐘信號與數據信號彼此同步的余量，時鐘數據恢復方法會需要在電路中將時鐘信號和數據信號簡單地延遲指定時間的延遲電路，會將因延遲配置引起的不期望的噪聲反映給時鐘信號和數據信號。

發明內容

本發明的一個實施例涉及一種半導體存儲器件，所述半導體存儲器件能夠利用在產生內部時鐘信號的過程中使用的控制信號來延遲數據信號，由此利用延遲的數據信號產生內部時鐘信號。

根據本發明的一個實施例，一種半導體存儲器件可以包括：時鐘周期反映器，所述時鐘周期反映器被配置成將與內部時鐘信號的周期信息相對應的時間反映到輸入數據信號；數據時鐘變換器，所述數據時鐘變換器被配置成產生具有與時鐘周期反映器的輸出信號相對應的相位的同步時鐘信號；以及同步輸出單元，所述同步輸出單元被配置成響應于同步時鐘信號而使所述輸入數據信號同步并輸出所述輸入數據信號。

時鐘周期反映器可以將輸入數據信號延遲與周期信息相對應的時間，并輸出延遲的輸入數據信號。

根據本發明的另一個實施例，一種操作半導體存儲器件的方法包括以下步驟：通過根據延遲控制信號控制延遲量，來產生內部時鐘信號；將輸入數據信號延遲與延遲控制信號相對應的時間；產生與所述延遲步驟處的輸出信號的激活邊沿相對應的同步時鐘信號；以及響應于同步時鐘信號將輸入數據信號同步。

可以將輸入數據信號延遲比與內部時鐘信號相對應的時間小的時間。

根據本發明的示例性實施例的半導體存儲器件利用用來產生內部時鐘信號的控制信號將數據信號延遲，以利用所產生的內部時鐘信號使輸入數據信號同步，由此充分地保證輸入數據信號和內部時鐘信號的余量。

附圖說明

圖1是用于描述根據本發明的一個實施例的半導體存儲器件的一些部件的框圖。

圖2是用于描述產生圖1中所示的時鐘周期信息的內部時鐘信號發生器的框圖。

圖3是用于描述圖2的壓控振蕩器230的電路圖。

圖4是用于描述圖1中所示的時鐘周期反映器的電路圖。

圖5是用于描述圖1中所示的數據時鐘變換器的框圖。

圖6是用于描述圖5中所示的相位檢測器的框圖。

圖7和圖8是用于描述圖6中所示的第一激活邊沿檢測器的電路圖和操作波形圖。

圖9是用于描述圖6中所示的第二激活邊沿檢測器的電路圖。

圖10是用于描述圖6中所示的相位檢測器的電路操作的操作波形圖。

具體實施方式

在下文中，將參照附圖來描述本發明的示例性實施例，使得屬于本發明領域的技術人員可以容易地實施本發明的技術構思。

圖1是用于描述根據本發明的一個實施例的半導體存儲器件的一些部件的框圖。

參見圖1，一種半導體存儲器件包括時鐘周期反映器110、數據時鐘變換器（data-clock?converter）120以及同步輸出單元130。