[發明專利]用于制造雙芯片裝置的方法以及相應的雙芯片裝置

有效

• 申請號: 201210369338.5
• 申請日: 2012-09-27
• 公開（公告）號: CN103030101B
• 公開（公告）日: 2018-06-08
• 發明（設計）人: M·布林德爾;F·哈格;J·弗萊;R·施派歇爾;J·弗里茨;L·勞舍爾
• 申請（專利權）人: 羅伯特·博世有限公司
• 主分類號: B81C3/00
• 分類號: B81C3/00;B81B7/00
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 曾立

本發明涉及一種用于制造雙芯片裝置的方法和一種相應的雙芯片裝置。所述方法包括以下步驟：提供具有第一厚度的晶片，其具有前側和背側并且具有第一數量的多個第一芯片，其可連接在前側上；將第二數量的多個第二芯片施加在晶片的前側上，使得每一個第一芯片分別與一個第二芯片連接并且形成一個相應的雙芯片對；在晶片的前側上形成連通的模制殼體，使得第二芯片被封裝；從背側起將晶片背面減薄到第二厚度，所述第二厚度小于第一厚度；從背側起形成通到第二芯片的覆鍍通孔；以及將雙芯片對分割成相應的雙芯片裝置。

技術領域

本發明涉及一種用于制造雙芯片裝置的方法以及一種相應的雙芯片裝置。

背景技術

盡管也可應用任意的微機械部件或者微電子部件，但借助微機械傳感器裝置來闡述本發明及其基于的問題。

目前，對于消費應用而言主要以QFN(Quad Flat No Leads：四方平面無引腳)殼體、LGA(Land Grid Array：接點柵格陣列)殼體或BGA(Ball Grid Array：球柵格陣列)殼體來封裝微機械傳感器裝置。在此，在側向上需要用于構造引線鍵合的位置。在單芯片的情況下，開始實施晶片級封裝(WLP)，也稱作Wafer-Level-Chip-Size-Package(WL-CSP：晶片級芯片尺寸封裝)。

US 7,838,975和US 7,446,405公開了晶片級芯片尺寸封裝。

發明內容

本發明提出了用于制造雙芯片裝置的方法，所述方法具有以下步驟：提供具有第一厚度的晶片，所述晶片具有前側和背側并且所述晶片具有第一數量的多個第一芯片，將第二數量的多個第二芯片施加在所述晶片的前側上，使得每一個第一芯片在電連接區域中分別與一個第二芯片連接并且形成一個相應的雙芯片對；在所述晶片的前側上形成連通的、單側的模制殼體，使得所述第二芯片被封裝；從所述背側起將所述晶片背面減薄到第二厚度，所述第二厚度小于所述第一厚度；從所述背側起形成通到所述第二芯片的覆鍍通孔和電連接端子；以及將所述雙芯片對分割成相應的雙芯片裝置。

本發明還提出了相應雙芯片裝置，所述雙芯片裝置具有第一芯片和第二芯片；其中，所述第一芯片在其前側上具有第一電連接區域，所述第一電連接區域與所述第二芯片的相應第二電連接區域連接；其中，所述第一芯片在其背側上具有第三電連接區域，所述第三電連接區域通過相應的覆鍍通孔與所述第一電連接區域連接；以及其中，所述覆鍍通孔從所述背側出發延伸至所述前側地形成。

優選的改進方案是下述相應內容的主題。

有利的是，所述第一芯片在所述晶片的前側上具有第一電連接區域，所述第一電連接區域在施加所述第二數量的多個第二芯片時與所述第二芯片的相應的第二連接區域連接。

有利的是，所述第一連接區域在形成所述覆鍍通孔時用作終止面。

有利的是，通過研磨工藝來進行所述背面減薄。

有利的是，通過注射方法或壓鑄方法來形成所述模制殼體。

有利的是，所述前側的部分區域不設置所述模制殼體而設有調整裝置，所述調整裝置用于在形成所述覆鍍通孔時進行調整。

有利的是，在形成所述覆鍍通孔之后并且在所述分割之前，在所述背側上形成第三連接區域。

有利的是，在所述第三連接區域上形成焊接凸點。

有利的是，以倒裝芯片技術將所述第二數量的多個第二芯片施加在所述晶片的前側上。

有利的是，所述第一芯片是ASIC芯片而所述第二芯片是微機械傳感器芯片。

有利的是，所述第二芯片以倒裝芯片技術施加在所述第一芯片上。

本發明的優點