[發明專利]存儲器及其字線電壓產生電路

有效

• 申請號: 201210366860.8
• 申請日: 2012-09-27
• 公開（公告）號: CN102867535A
• 公開（公告）日: 2013-01-09
• 發明（設計）人: 楊光軍
• 申請（專利權）人: 上海宏力半導體制造有限公司
• 主分類號: G11C7/12
• 分類號: G11C7/12
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 鄭瑋

技術領域

本發明涉及一種存儲器及其字線電壓產生電路，特別是涉及一種可加快讀寫操作字線電壓建立時間的存儲器及其字線電壓產生電路。

背景技術

對存儲單元進行快速讀寫，一直是高速存儲器芯片(如flash等)的追求目標。存儲單元的字線上的讀寫操作字線電壓建立時間是制約讀寫速度的重要因素，因此，對于存儲器來說，字線電壓產生電路尤為重要。

圖1為現有技術中一種具有字線電壓產生器的存儲器的結構示意圖。如圖1所示，該存儲器包括字線電壓產生電路10、存儲陣列11以及字線，其中字線與存儲陣列11相連，用于在字線電壓產生電路10產生的讀寫操作字線電壓的支持下讀出存儲陣列11中的數據或向存儲陣列11寫入數據，現有技術中，字線電壓產生電路10包括字線電源電壓產生電路101、讀寫控制切換單元102、預譯碼器103以及行譯碼單元104，字線電源電壓產生電路101用于產生總的字線電源電壓，其包括電荷泵1、漏電檢測裝置、電荷泵2、穩壓器以及開關NMOS管N1，電荷泵1產生電壓Vpwl接于開關NMOS管N1漏極，電荷泵2與一參考電壓Vref接于穩壓器的兩輸入端，輸出基準電壓Vclamp至開關NMOS管基極，通過開關NMOS管N1的源極輸出總的字線電源電壓ZVDD_P至讀寫控制切換單元102，電荷泵1的兩端接漏電檢測裝置；讀寫控制切換單元102在讀寫控制信號的控制下輸出讀寫控制電壓ZVDD至預譯碼器103；預譯碼器103在讀寫控制電壓ZVDD作用下接地址信號A<x:0>，產生地址驅動信號XPZ<m:0>至行譯碼單元104；行譯碼單元104在讀寫控制電壓ZVDD及地址驅動信號XPZ<m:0>產生讀寫操作字線電壓WL<m:0>。圖2為現有技術中行譯碼單元的具體電路示意圖。如圖2所示，塊選擇電路的輸入端接讀寫控制電壓ZVDD及地址XPA<m:0>，輸出選擇信號SEL及反相選擇信號SELb，PMOS管P1及NMOS管N2并聯再接NMOS管N3，其中反相選擇信號SELb接PMOS管P1及NMOS管N?3的柵極，選擇信號SEL接NMOS管N2的柵極，SEL為高時，N2、P1都導通，此時SELb為低，N3管不通，這樣，XPZ(m:0)被送到WL(m:0)；否則N3管導通，N2、P1不通，XPZ(m:0)不能達到WL(m:0)，WL(m:0)被接地，在此需說明的是，行譯碼單元其實是有很多個支路的，也就是有很多三個管子(P1/N2/N3)接在一起的樣子，總線形勢共m+1個NP管并聯再接N管，在此不予贅述。

圖3為現有技術中各信號的時序圖。可見由于預譯碼器推動不足，地址驅動信號XPZ(m:0)的上升沿上升非常緩慢，從而導致讀寫操作字線電壓WL(m:0)上升緩慢，影響存儲單元的讀寫速度。

發明內容

為克服上述現有技術存在的不足，本發明之目的在于提供一種存儲器及其字線電壓產生電路，其可以快速建立字線電壓，避免增加推動電路尺寸又解決因推動不足造成字線電壓上升緩慢而影響存儲單元讀寫速度的問題。

為達上述及其它目的，本發明提供一種字線電壓產生電路，以產生存儲單元字線上的讀寫操作字線電壓，包括字線電源電壓產生電路、讀寫控制切換單元、預譯碼器及行譯碼器，另外，該字線電壓產生電路還包括：

高電壓產生模塊，連接于一控制脈沖及高電壓，并接至該預譯碼器的輸入端，以于該控制脈沖為高時將該高電壓作為該高電壓產生模塊的輸出電壓提供給該預譯碼器，以減少該預譯碼器輸出的地址驅動信號的上升沿；以及

正常電壓產生模塊，連接于該控制脈沖及該讀寫控制切換單元，并接至該預譯碼器的輸入端，以于該控制脈沖為低時將該讀寫控制切換單元輸出的讀寫控制電壓作為該正常電壓產生模塊的輸出電壓提供給該預譯碼器。

進一步地，該高電壓產生模塊包括第一電平移位器、第二電平移位器、第一PMOS管及第二PMOS管，其中該第一電平移位器一輸入端接該控制脈沖，另一輸入端接該高電壓，該第二電平移位器的輸入端接該控制脈沖及該高電壓產生模塊輸出的電壓，該第一PMOS管源極接該高電壓，柵極接該第一電平移位器，漏極與該第二PMOS管源極互連，該第二PMOS管柵極接該第二電平移位器，漏極與該預譯碼器相連。

進一步地，該控制脈沖經該第一電平移位器進行電平移位并反相得到第一選通信號，并輸出至該第一PMOS管柵極。

進一步地，該控制脈沖經該第二電平移位器進行電平移位得到第二選通信號，并輸出至該第二PMOS管柵極。