[發明專利]溝槽結構的制造方法

無效

• 申請號: 201210365046.4
• 申請日: 2012-09-26
• 公開（公告）號: CN103681451A
• 公開（公告）日: 2014-03-26
• 發明（設計）人: 陳逸男;徐文吉;葉紹文;劉獻文
• 申請（專利權）人: 南亞科技股份有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762
• 代理公司: 隆天國際知識產權代理有限公司 72003
• 代理人: 張艷杰;張浴月

技術領域

本發明涉及一種半導體結構的制造方法，特別涉及一種溝槽結構的制造方法。

背景技術

反應性離子蝕刻(reactive?ion?etching,RIE)工藝為一常用于半導體蝕刻工藝中的一種干式蝕刻工藝。反應性離子蝕刻工藝結合了離子轟擊與化學反應，因此可達到高非等向性及高蝕刻選擇比。然而，在反應性離子蝕刻工藝中，可能產生反應性離子蝕刻延遲效應(reactive?ion?etching?lag?effect)。舉例來說，在借由反應性離子蝕刻工藝同時蝕刻開口尺寸不同的溝槽結構時，可能產生反應性離子蝕刻延遲效應，反應性離子蝕刻延遲效應可造成開口較窄的溝槽結構相較于開口較寬的溝槽結構來說具有較低的蝕刻速率，因而造成溝槽結構深度不均勻(通常開口較窄的溝槽結構深度小于開口較寬的溝槽結構深度)，降低半導體裝置的良率。

因此，亟需一種改良的溝槽結構的制造方法，以減緩或排除反應性離子蝕刻延遲效應所帶來的影響。

發明內容

有鑒于此，為解決現有技術的問題，本發明在一基板與一硬式掩模層之間形成一緩沖層，且配合實施兩次的蝕刻工藝，其中先對硬式掩模層實施第一蝕刻工藝以在緩沖層內形成具有不同開口尺寸的凹口，再對不同開口尺寸的凹口實施第二蝕刻工藝以在基板中形成相對應的溝槽，借以減緩或排除反應性離子蝕刻延遲效應所帶來的影響，使具有不同開口尺寸的溝槽的深度大抵相同，進而提升半導體裝置良率。

根據上述之目的，本發明提供一種溝槽結構的制造方法。在一基板上形成一緩沖層及位于緩沖層上的一硬式掩模層。在硬式掩模層上定義出至少一第一開口區及多個第二開口區，其中第一開口區大于每一第二開口區。對第一開口區及第二開口區實施一第一蝕刻工藝，以在緩沖層內形成對應第一開口區的一第一凹口及對應第二開口區的多個第二凹口。對第一凹口及第二凹口實施一第二蝕刻工藝，以在基板內形成對應第一凹口的一第一溝槽結構及對應第二凹口的多個第二溝槽結構，其中第一溝槽結構與第二溝槽結構的深度大抵相同。

為讓本發明的上述和其他目的、特征、和優點能更明顯易懂，下文特舉出優選實施例，并配合所附附圖，作詳細說明如下：

附圖說明

圖1-圖5是繪示出根據本發明一實施例的溝槽結構的制造方法流程剖面示意圖。

【主要附圖標記說明】

10~基板

20~緩沖層

30~硬式掩模層

35a~第一開口區

35b~第二開口區

40~抗反射層

50~光阻層

70a~第一凹口

70b~第二凹口

90a~第一溝槽結構

90b~第二溝槽結構

具體實施方式

以下將詳細說明本發明實施例的制作與使用方式。然應注意的是，本發明提供許多可供應用的發明概念，其可以多種特定型式實施。文中所舉例討論的特定實施例僅為制造與使用本發明的特定方式，非用以限制本發明的范圍。此外，在不同實施例中可能使用重復的附圖標記或標示。這些重復僅為了簡單清楚地敘述本發明，不代表所討論的不同實施例及/或結構之間具有任何關聯性。再者，當述及一第一材料層位于一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層的情形。在附圖中，實施例的形狀或是厚度可擴大，以簡化或是方便標示。再者，圖中未繪示或描述的元件，為所屬技術領域中普通技術人員所知的形式。

基板上方可以形成任何所需的半導體元件，例如MOS晶體管、電阻、邏輯元件等，不過此處為了簡化附圖，僅以平整的基底表示之。在本發明的敘述中，“基板”一詞可包括半導體晶圓、半導體晶圓上已形成的元件、或是覆蓋在晶圓上的各種涂層。

圖1-圖5是示出根據本發明一實施例的溝槽結構100的制造方法流程剖面示意圖。首先，參見圖1，在一基板10上形成一緩沖層20及位于緩沖層上的一硬式掩模層30?；?0可包括一硅基板或其他半導體基板。緩沖層20可包括氮化硅。在一些實施例中，緩沖層20的厚度可約為10-50埃。硬式掩模層30可包括各種合適材質，例如金屬、外延硅、硅化鈦及硅硼玻璃(borosilicate?glass,BSG)，然而不限于此。應注意的是，在選擇緩沖層20及硬式掩模層30的材質時，優選為硬式掩模層30與緩沖層20的蝕刻選擇比高，即硬式掩模層30的蝕刻速率高于緩沖層20的蝕刻速率。在一些實施例中，可進一步在硬式掩模層30上形成一抗反射層40?？狗瓷鋵涌砂ㄢ?、二氧化鈦、氮化鈦、碳、氧化鉻或其組合。