[發明專利]一種用于校準并行采集系統數據拼合順序的方法

有效

• 申請號: 201210361863.2
• 申請日: 2012-09-26
• 公開（公告）號: CN103048506A
• 公開（公告）日: 2013-04-17
• 發明（設計）人: 楊擴軍;黃武煌;邱渡裕;張沁川;吳鳳曦
• 申請（專利權）人: 電子科技大學
• 主分類號: G01R13/02
• 分類號: G01R13/02
• 代理公司: 成都行之專利代理事務所(普通合伙) 51220
• 代理人: 溫利平

技術領域

本發明屬于并行采集技術領域，更為具體地講，涉及一種用于校準并行采集系統數據拼合順序的方法。

背景技術

隨著數字信號處理技術的不斷發展，基于實時采樣的時域測試儀器成為現代測試儀器的主流趨勢。高速ADC、高帶寬、數字信號處理理論和技術也日益成熟，FPGA和DSP芯片等信號處理電子器件的迅猛發展為時域測試儀器的成熟打下了堅實基礎。

在時域測試儀器中，高速度高精度的數據采集系統是其重要的組成部分。為達到高采樣率指標，采用多片ADC并行交替采樣系統結構，將輸入信號同時送到多個通道，多片ADC同時工作并利用固定的相位關系實現多數據流的拼合。

圖1是并行采集系統數據拼合示意圖。

如圖1所示，sclk1、sclk2為兩個相位相差180°的采樣時鐘，sdata1、sdata2為兩片ADC各自輸出的采樣數據，sdata為拼合之后的數據。但是圖1所示為理想狀態下的拼合，由于ADC采樣率的提高，輸出的數據路數相應隨之變多，對應接收ADC采樣數據的FPGA的引腳也變多。由于引腳越多的FPGA價格越高，為了節省FPGA的成本，往往每片ADC采用一個FPGA來接收采樣數據，但這樣做帶來一個新的問題就是兩個FPGA內存儲波形的開始位置不同，此時拼合會出現問題。

圖2是由于FIFO寫使能導致并行采樣數據拼合錯誤示意圖。

如圖2所示，FPGA內部用FIFO存儲采樣數據，fifo_wen1和fifo_wen2分別為兩個FIFO的寫使能信號，由于fifo_wen1比fifo_wen2先開啟4個時鐘，此時如果按照正常的拼合方法，采樣數據sdata1和sdata2交替拼合，則最終拼合數據sdata變成了2、11、4、13、6、15、8這樣一個錯誤的序列。

發明內容

本發明的目的在于提供一種用于校準并行采集系統數據拼合順序的方法，以校正各ADC輸出給各自FPGA存儲，由于FIFO寫使能信號不同步產生的并行采集系統數據拼合順序的移位，提高并行采集系統可靠性。

為實現以上目的，本發明提供一種用于校準并行采集系統數據拼合順序的方法，在基于FPGA+DSP平臺利用多片ADC進行并行數據采集的系統中，待測信號經過通道調理后送入多片ADC中；DSP首先通過各FPGA向各ADC發出復位信號，然后開啟各FPGA中采樣數據FIFO的寫使能；

其特征在于，包括以下步驟：

（1）、FPGA中采樣數據FIFO的讀寫使能后，對應的ADC開始進行采集，輸出同步時鐘給FPGA，將采樣數據存儲到采樣數據FIFO中；

（2）、每片ADC均設置為測試模式中的躍升模式，即Ramp?Mode；DSP發出復位信號，對各片ADC同時復位后，將每片ADC輸出的鋸齒波測試信號數據，存入對應FPGA的測試數據FIFO中；

（3）、讀取各個FPGA中測試數據FIFO存儲的鋸齒波測試信號數據，記錄各個鋸齒波測試信號首個峰值點的位置，以位置最后的首個峰值點為基準，計算其他首個峰值點相對于位置最后的峰值點的時間差Δt_i，i為ADC編號；

（4）、計算首個峰值點位置最后的ADC相對于各ADC延遲的采樣點數N_i：

N_i=Δt_i×f_s

其中f_s為單片ADC實際采樣率，采樣點數N_i取整并傳給DSP，DSP讀取各個FPGA中采樣數據FIFO的采樣數據時，丟棄FPGA中采樣數據FIFO的前N_i個采樣數據，從第N_i+1個采樣點數據開始拼合，便可得到正確的采集波形數據。