[發(fā)明專利]一種用于校準并行采集系統(tǒng)數(shù)據(jù)拼合順序的方法

有效

• 申請?zhí)枺?/td>: 201210361863.2
• 申請日: 2012-09-26
• 公開（公告）號: CN103048506A
• 公開（公告）日: 2013-04-17
• 發(fā)明（設(shè)計）人: 楊擴軍;黃武煌;邱渡裕;張沁川;吳鳳曦
• 申請（專利權(quán)）人: 電子科技大學(xué)
• 主分類號: G01R13/02
• 分類號: G01R13/02
• 代理公司: 成都行之專利代理事務(wù)所(普通合伙) 51220
• 代理人: 溫利平

1.一種用于校準并行采集系統(tǒng)數(shù)據(jù)拼合順序的方法，在基于FPGA+DSP平臺利用多片ADC進行并行數(shù)據(jù)采集的系統(tǒng)中，待測信號經(jīng)過模擬通道道調(diào)理后送入多片ADC中；DSP首先通過各FPGA向各ADC發(fā)出復(fù)位信號，然后開啟各FPGA中采樣數(shù)據(jù)FIFO的寫使能；

其特征在于，包括以下步驟：

（1）、FPGA中采樣數(shù)據(jù)FIFO的讀寫使能后，對應(yīng)的ADC開始進行采集，輸出同步時鐘給FPGA，將采樣數(shù)據(jù)存儲到采樣數(shù)據(jù)FIFO中；

（2）、每片ADC均設(shè)置為測試模式中的躍升模式，即Ramp?Mode；DSP發(fā)出復(fù)位信號，對各片ADC同時復(fù)位后，將每片ADC輸出的鋸齒波測試信號數(shù)據(jù)，存入對應(yīng)FPGA的測試數(shù)據(jù)FIFO中；

（3）、讀取各個FPGA中測試數(shù)據(jù)FIFO存儲的鋸齒波測試信號數(shù)據(jù)，記錄各個鋸齒波測試信號首個峰值點的位置，以位置最后的首個峰值點為基準，計算其他首個峰值點相對于位置最后的峰值點的時間差Δt_i，i為ADC編號；

（4）、計算首個峰值點位置最后的ADC相對于各ADC延遲的采樣點數(shù)N_i：

N_i=Δt_i×f_s

其中f_s為單片ADC實際采樣率，采樣點數(shù)N_i取整并傳給DSP，DSP讀取各個FPGA中采樣數(shù)據(jù)FIFO的采樣數(shù)據(jù)時，丟棄FPGA中采樣數(shù)據(jù)FIFO的前N_i個采樣數(shù)據(jù)，從第N_i+1個采樣點數(shù)據(jù)開始拼合，便可得到正確的采集波形數(shù)據(jù)。

2.根據(jù)權(quán)利要求1所示的數(shù)據(jù)拼合順序的方法，其特征在于，其特征在于，在步驟（1）中，F(xiàn)PGA中采樣數(shù)據(jù)FIFO的讀寫使能后，F(xiàn)PGA向?qū)?yīng)ADC發(fā)送同步信號SYNC，使對應(yīng)ADC開始采集。