[發(fā)明專利]一種導(dǎo)電溝道制作方法

有效

• 申請?zhí)枺?/td>: 201210361835.0
• 申請日: 2012-09-25
• 公開（公告）號: CN103681342A
• 公開（公告）日: 2014-03-26
• 發(fā)明（設(shè)計）人: 趙猛
• 申請（專利權(quán)）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336
• 代理公司: 北京德琦知識產(chǎn)權(quán)代理有限公司 11018
• 代理人: 牛崢;王麗琴

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體器件的制作技術(shù)，特別涉及一種導(dǎo)電溝道制作方法。

背景技術(shù)

目前，半導(dǎo)體制造工業(yè)主要在硅襯底的晶片（wafer）器件面上生長器件，例如，金屬氧化物半導(dǎo)體場效應(yīng)晶體管（Metal-Oxide?Semiconductor?Field?Effect?Transistor，MOS），MOS器件結(jié)構(gòu)包括有源區(qū)、源極、漏極和柵極，其中，所述有源區(qū)位于半導(dǎo)體硅襯底中，所述柵極位于有源區(qū)上方，所述柵極兩側(cè)的有源區(qū)中進行離子注入形成源極和漏極，柵極下方具有導(dǎo)電溝道，所述柵極和導(dǎo)電溝道之間有柵極電介質(zhì)層，如圖1所示。根據(jù)離子注入的不同類型，空穴型金屬氧化物半導(dǎo)體場效應(yīng)晶體管（PMOS）和電子型金屬氧化物半導(dǎo)體場效應(yīng)晶體管（NMOS）。

多年以來，沿著摩爾定律提供的途徑，人們一直采用對MOSFET進行等比例微縮來增加器件速度，然而隨著MOSFET尺寸的縮小，常規(guī)的等比例微縮方法遇到了以短溝道效應(yīng)為核心的一系列問題。為了解決上述問題，人們不斷提出新的制造技術(shù)，例如應(yīng)變工程技術(shù)。目前得到應(yīng)用的應(yīng)變工程技術(shù)主要有：沉積具拉應(yīng)力或者壓應(yīng)力的氮化硅（SiN）覆蓋層的應(yīng)力記憶技術(shù)（Stress?Memorization?Technique，SMT）；在淺溝槽隔離（STI）和金屬化前電介質(zhì)（PMD）結(jié)構(gòu)中增加拉伸或壓縮型應(yīng)力的氧化物層，以及鍺硅（SiGe）外延層填充刻蝕或升高的源漏極204區(qū)域，以及近年來提出的三維晶體管FinFET。但是，如何提高MOS器件的性能，一直是個技術(shù)難點。

發(fā)明內(nèi)容

有鑒于此，本發(fā)明提供一種導(dǎo)電溝道形成方法，能夠提高載流子遷移率。

本發(fā)明的技術(shù)方案是這樣實現(xiàn)的：

一種導(dǎo)電溝道制作方法，應(yīng)用于金屬氧化物半導(dǎo)體場效應(yīng)晶體管制作，該方法包括：

提供一半導(dǎo)體基體，所述半導(dǎo)體基體上具有虛擬柵極和環(huán)繞所述虛擬柵極的側(cè)墻，以所述虛擬柵極和側(cè)墻為遮蔽，在所述半導(dǎo)體基體中形成源極和漏極；

在所述半導(dǎo)體基體上沉積介質(zhì)層，所述介質(zhì)層覆蓋所述虛擬柵極、側(cè)墻以及源極和漏極表面；

化學(xué)機械研磨所述介質(zhì)層直到露出所述虛擬柵極表面；

刻蝕去除所述虛擬柵極形成柵極窗口；柵極窗口中刻蝕硅襯底形成Σ型溝槽，所述Σ型溝槽的兩邊側(cè)壁分別延伸至所述源極和漏極中；

在所述Σ型溝槽中填充硅化物形成Σ型導(dǎo)電溝道。

所述半導(dǎo)體基體是硅襯底。

所述半導(dǎo)體基體是位于半導(dǎo)體襯底上的鰭片，所述虛擬柵極是所述鰭片頂部的柵極。

所述半導(dǎo)體襯底是體硅或者絕緣層上硅SOI。

所述Σ型溝槽的高度是10到200納米。

所述硅化物是碳化硅或鍺化硅。

所述填充硅化物的方法是多步外延，Σ型導(dǎo)電溝道中非硅元素占所述硅化物的摩爾分?jǐn)?shù)百分比范圍是5％～35％。

所述Σ型導(dǎo)電溝道中非硅元素占所述硅化物的摩爾分?jǐn)?shù)分布規(guī)律是中部大于邊緣。

從上述方案可以看出，本發(fā)明提出一種導(dǎo)電溝道制作方法，在半導(dǎo)體基體中形成延伸到源極和漏極之中的Σ型導(dǎo)電溝道，一方面，Σ型導(dǎo)電溝道中多步外延生長鍺化硅或碳化硅，另一方面，Σ型導(dǎo)電溝道邊緣的非硅元素?fù)诫s濃度小于中部的非硅元素?fù)诫s濃度，從而通過漸變的非硅元素?fù)诫s濃度，降低源漏極與導(dǎo)電溝道界面處的晶格適配形成了異質(zhì)結(jié)，增大了導(dǎo)電溝道中的應(yīng)力，兩者都提高載流子的遷移率。

附圖說明

圖1為現(xiàn)有技術(shù)MOS器件結(jié)構(gòu)示意圖。

圖2為本發(fā)明實施例一MOS器件導(dǎo)電溝道制作工藝的方法流程示意圖。

圖2a至圖2g為本發(fā)明實施例一MOS器件導(dǎo)電溝道制作工藝剖面結(jié)構(gòu)示意圖。

圖3為本發(fā)明實施例二FinFET導(dǎo)電溝道制作工藝的方法流程示意圖。

圖3a至圖3g為本發(fā)明實施例二FinFET導(dǎo)電溝道制作工藝剖面結(jié)構(gòu)示意圖。

具體實施方式

為使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下參照附圖并舉實施例，對本發(fā)明作進一步詳細(xì)說明。

具體實施例一

結(jié)合圖2a～2g說明如圖2所示的本發(fā)明具體實施例一以MOS器件導(dǎo)電溝道制作工藝流程，其具體步驟如下：

步驟21，圖2a為本發(fā)明MOS器件導(dǎo)電溝道制作步驟21的剖面結(jié)構(gòu)示意圖，如圖2a所示，在硅襯底200的晶片器件面沉積多晶硅層，第一光刻后刻蝕多晶硅層形成虛擬柵極（dummy?gate）201。