[發明專利]一種多片高速ADC芯片的同步方法及裝置

無效

• 申請號: 201210359347.6
• 申請日: 2012-09-24
• 公開（公告）號: CN102891681A
• 公開（公告）日: 2013-01-23
• 發明（設計）人: 房東旭;金宏志;韓連印
• 申請（專利權）人: 北京華力創通科技股份有限公司
• 主分類號: H03M1/10
• 分類號: H03M1/10
• 代理公司: 北京凱特來知識產權代理有限公司 11260
• 代理人: 鄭立明;趙鎮勇

技術領域

本發明涉及一種多片高速ADC芯片的同步方法及裝置，屬于通信和雷達技術領域。

背景技術

在通信和雷達領域，經常需要對多路高速模擬信號進行同步采集。對于多路模擬信號同步采集，通常的做法是在一片ADC芯片內部集成多個ADC核，每個ADC核有自己的模擬輸入端口，共用同一個采樣輸入時鐘。由于同一個芯片內的多個ADC核共用同一個采樣時鐘，可以保證多個ADC核能同步工作。在實際應該中，如果一片ADC芯片能同時采集的模擬信號路數不能滿足要求，就需要多片ADC芯片同時采集，而不同ADC芯片在工作時，由于芯片內部的差異，或者各個ADC芯片開始工作的邏輯狀態不同，不能保證采集的多路信號同步。

發明內容

本發明為解決現有的多片ADC芯片同時采集多路模擬信號時存在的不能保證采集的多路模擬信號同步的問題，進而提供了一種多片高速ADC芯片的同步方法及裝置。為此，本發明提供了如下的技術方案：

一種多片高速ADC芯片的同步方法，包括：

將輸入的時鐘信號經過一分若干路的差分時鐘緩沖器，產生若干路同頻同相的差分時鐘，并且所述差分時鐘的路數比ADC芯片的數量多一個；

將一路所述差分時鐘作為一片D觸發器的數據鎖存時鐘，將剩余的每一路所述差分時鐘分別作為一片ADC芯片的采樣時鐘，其中作為D觸發器的數據鎖存時鐘的所述差分時鐘與所有作為ADC芯片的采樣時鐘的所述差分時鐘均是反相的。

一種多片高速ADC芯片的同步裝置，包括：

差分時鐘產生模塊，用于將輸入的時鐘信號經過一分若干路的差分時鐘緩沖器，產生若干路同頻同相的差分時鐘，并且所述差分時鐘的路數比ADC芯片的數量多一個；

時鐘同步模塊，用于將一路所述差分時鐘作為一片D觸發器的數據鎖存時鐘，將剩余的每一路所述差分時鐘分別作為一片ADC芯片的采樣時鐘，其中作為D觸發器的數據鎖存時鐘的所述差分時鐘與所有作為ADC芯片的采樣時鐘的所述差分時鐘均是反相的。

本發明通過采用與ADC芯片的采樣時鐘反相的差分時鐘作為D觸發器的數據鎖存時鐘，在ADC芯片采樣時刻點發生前半個時鐘周期鎖存ADC芯片的同步信號，這樣既可以保證多片ADC芯片的同步信號同時到達多片ADC芯片，使多片ADC芯片同時開始采集數據，又能滿足同步信號相對于ADC芯片采樣時刻點的建立時間和保持時間。

附圖說明

為了更清楚地說明本發明實施例的技術方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動性的前提下，還可以根據這些附圖獲得其他的附圖。

圖1是本發明的具體實施方式提供的多片高速ADC芯片的同步方法的流程示意圖；

圖2是本發明的具體實施方式提供實現兩片高速ADC芯片的同步方法的電路原理示意圖；

圖3是本發明的具體實施方式提供的兩片高速ADC芯片的同步時序信號示意圖；

圖4是本發明的具體實施方式提供的多片高速ADC芯片的同步裝置的結構示意圖。

具體實施方式

下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有作出創造勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。

本具體實施方式提供的是一種多片高速ADC芯片的同步方法，如圖1所示，包括：

步驟11，將輸入的時鐘信號經過一分若干路的差分時鐘緩沖器，產生若干路同頻同相的差分時鐘，并且差分時鐘的路數比ADC芯片的數量多一個。

具體的，一分若干路的差分時鐘緩沖器可采用MICREL公司生產的SY58021芯片，該芯片可以實現一路差分時鐘輸入，四路差分時鐘輸出。D觸發器可采用ON?Semiconductor公司生產的NB4L52芯片，該芯片能夠通過時鐘觸發鎖存ADC的同步信號。ADC芯片可采用e2v公司的EV10AQ190A芯片，該芯片可以實現5G采樣時鐘輸入，并具有多片同步功能。在本具體實施方式中，以對輸入的時鐘信號經過一路輸入三路輸出進行詳細說明，則ADC芯片的數量為兩個，D觸發器的數量為一個，實現兩片高速ADC芯片的同步方法的電路結構如圖2所示。