[發(fā)明專利]一種多片高速ADC芯片的同步方法及裝置無效
| 申請?zhí)枺?/td> | 201210359347.6 | 申請日： | 2012-09-24 |
| 公開（公告）號： | CN102891681A | 公開（公告）日： | 2013-01-23 |
| 發(fā)明（設(shè)計）人： | 房東旭;金宏志;韓連印 | 申請（專利權(quán)）人： | 北京華力創(chuàng)通科技股份有限公司 |
| 主分類號： | H03M1/10 | 分類號： | H03M1/10 |
| 代理公司： | 北京凱特來知識產(chǎn)權(quán)代理有限公司 11260 | 代理人： | 鄭立明;趙鎮(zhèn)勇 |
| 地址： | 100094 北京*** | 國省代碼： | 北京;11 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 一種 高速 adc 芯片 同步 方法 裝置 | ||
1.一種多片高速ADC芯片的同步方法，其特征在于，包括：
將輸入的時鐘信號經(jīng)過一分若干路的差分時鐘緩沖器，產(chǎn)生若干路同頻同相的差分時鐘，并且所述差分時鐘的路數(shù)比ADC芯片的數(shù)量多一個；
將一路所述差分時鐘作為一片D觸發(fā)器的數(shù)據(jù)鎖存時鐘，將剩余的每一路所述差分時鐘分別作為一片ADC芯片的采樣時鐘，其中作為D觸發(fā)器的數(shù)據(jù)鎖存時鐘的所述差分時鐘與所有作為ADC芯片的采樣時鐘的所述差分時鐘均是反相的。
2.根據(jù)權(quán)利要求1所述的多片高速ADC芯片的同步方法，其特征在于，所述作為D觸發(fā)器的數(shù)據(jù)鎖存時鐘的所述差分時鐘與所有作為ADC芯片的采樣時鐘的所述差分時鐘均是反相的包括：
將所述一分若干路的差分時鐘緩沖器輸出的差分時鐘的CLK端接ADC芯片的CLK端，將所述一分若干路的差分時鐘緩沖器輸出的差分時鐘的CLKN端接ADC芯片的CLKN端；
將所述一分若干路的差分時鐘緩沖器輸出的差分時鐘的CLK端接D觸發(fā)器的CLKN端，將所述一分若干路的差分時鐘緩沖器輸出的差分時鐘的CLKN端接D觸發(fā)器的LCK端。
3.一種多片高速ADC芯片的同步裝置，其特征在于，包括：
差分時鐘產(chǎn)生模塊，用于將輸入的時鐘信號經(jīng)過一分若干路的差分時鐘緩沖器，產(chǎn)生若干路同頻同相的差分時鐘，并且所述差分時鐘的路數(shù)比ADC芯片的數(shù)量多一個；
時鐘同步模塊，用于將一路所述差分時鐘作為一片D觸發(fā)器的數(shù)據(jù)鎖存時鐘，將剩余的每一路所述差分時鐘分別作為一片ADC芯片的采樣時鐘，其中作為D觸發(fā)器的數(shù)據(jù)鎖存時鐘的所述差分時鐘與所有作為ADC芯片的采樣時鐘的所述差分時鐘均是反相的。
4.根據(jù)權(quán)利要求3所述的多片高速ADC芯片的同步裝置，其特征在于，在時鐘同步模塊中包括：
正向連接子模塊，用于將所述一分若干路的差分時鐘緩沖器輸出的差分時鐘的CLK端接ADC芯片的CLK端，將所述一分若干路的差分時鐘緩沖器輸出的差分時鐘的CLKN端接ADC芯片的CLKN端；
反相連接子模塊，用于將所述一分若干路的差分時鐘緩沖器輸出的差分時鐘的CLK端接D觸發(fā)器的CLKN端，將所述一分若干路的差分時鐘緩沖器輸出的差分時鐘的CLKN端接D觸發(fā)器的LCK端。
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