[發明專利]半導體結構的形成方法

有效

• 申請號: 201210348128.8
• 申請日: 2012-09-18
• 公開（公告）號: CN103681336A
• 公開（公告）日: 2014-03-26
• 發明（設計）人: 孟曉瑩;隋運奇
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體技術領域，特別涉及一種半導體結構的形成方法。

背景技術

隨著半導體工藝技術的不斷發展，工藝節點逐漸減小，后柵（gate-last）工藝得到了廣泛應用，以獲得理想的閾值電壓，改善器件性能。但是當器件的特征尺寸（CD，Critical?Dimension）進一步下降時，即使采用后柵工藝制作的場效應管也已經無法滿足對器件性能的需求，多柵器件獲得到了廣泛的關注。

鰭式場效應晶體管（Fin?FET）是一種常見的多柵器件，圖1示出了現有技術的一種鰭式場效應晶體管的鰭部和柵極結構的立體結構示意圖。如圖1所示，包括：半導體襯底10，所述半導體襯底10上形成有凸出的鰭部14；介質層11，覆蓋所述半導體襯底10的表面以及鰭部14的側壁的一部分；柵極結構12，橫跨所述鰭部14上并覆蓋所述鰭部14的頂部和側壁，柵極結構12包括柵介質層（圖中未示出）和位于柵介質層上的柵電極（圖中未示出）。與柵極結構12相接觸的鰭部14的頂部以及兩側的側壁構成溝道區，因此，Fin?FET具有多個柵，這有利于增大驅動電流，改善器件性能。

更多關于鰭式場效應晶體管的結構及形成方法請參考專利號為“US7868380B2”的美國專利。

但現有技術制作的晶體管，經常存在漏電流、閾值電壓漂移等問題，影響集成電路的性能。

發明內容

本發明解決的問題是提供一種半導體結構的形成方法，利用所述半導體結構的形成方法形成側壁傾斜的鰭部，所述鰭部側壁表面平整，能夠減少后續在鰭部上形成的柵極結構的缺陷，提高鰭式場效應晶體管的性能。

為解決上述問題，本發明提出了一種半導體結構的形成方法，包括：提供半導體襯底；在所述半導體襯底表面形成第一硬掩膜結構，所述第一硬掩膜結構具有與所述半導體襯底接觸的底面，其中，所述底面位于所述第一硬掩膜結構在半導體襯底表面上的投影內；以所述第一硬掩膜結構作為掩膜，刻蝕半導體襯底，形成側壁傾斜的鰭部。

可選的，所述第一硬掩膜結構的剖面形狀為“T”形、倒梯形或“十”字形。

可選的，所述第一硬掩膜結構的形成工藝為：在所述半導體襯底表面形成硬掩膜層；在所述硬掩膜層內形成上小下大的開口，所述開口暴露出襯底的部分表面。

可選的，所述在硬掩膜層內形成上小下大的開口的工藝為光刻、納米壓印、直接自組裝法、干法刻蝕或濕法刻蝕中的至少一種。

可選的，所述硬掩膜層具有位于半導體襯底表面的第一硬掩膜層及位于第一硬掩膜層表面的第二硬掩膜層；在所述第一硬掩膜層和第二硬掩膜層內形成暴露出半導體襯底的第一開口，形成部分第一硬掩膜層和位于所述部分第一硬掩膜層表面的部分第二硬掩膜層，其中，部分第一硬掩膜層為第一開口兩側的第一掩膜層的一部分，部分第二硬掩膜層為第一開口兩側的第二掩膜層的一部分；選擇使第一硬掩膜層相對于第二硬掩膜層具有高選擇比的刻蝕工藝，對部分第一硬掩膜層進行刻蝕，使得部分第一硬掩膜層沿第一開口去除部分寬度，形成所述第一硬掩膜結構。

可選的，所述第一硬掩膜層和第二硬掩膜層的材料不相同。

可選的，所述第一硬掩膜層的材料為SiO₂、SiN、Si₃N₄或SiON。

可選的，所述第二硬掩膜層的材料為SiO₂、SiN、Si₃N₄或SiON。

可選的，所述第一硬掩膜結構包括部分第二硬掩膜層和第三硬掩膜層，其中，第三硬掩膜層為沿所述第一開口對部分第一硬掩膜層進行刻蝕后得到的第一硬掩膜層的一部分。

可選的，所述第三硬掩膜層的寬度范圍為10nm~30nm。

可選的，所述第三硬掩膜層的形成工藝是濕法刻蝕或者干法刻蝕。

可選的，通過控制所述第三硬掩膜層的寬度，調節形成的鰭部的側壁的傾角。

可選的，所述刻蝕半導體襯底的工藝為干法刻蝕。

可選的，所述刻蝕半導體襯底的工藝為等離子體刻蝕工藝，所述等離子體刻蝕工藝的偏壓為100V~300V，刻蝕時間為50s~100s。

可選的，通過控制所述等離子體刻蝕的偏壓和刻蝕時間，調整形成的鰭部的側壁的傾角。

可選的，所述采用的半導體襯底為表面晶面為（100）的襯底。

可選的，所述形成的側壁傾斜的鰭部的側壁晶面為（551），側壁傾斜角度為82°，所述傾斜角度為鰭部側壁與襯底表面所成的銳角夾角。