[發(fā)明專(zhuān)利]板卡的測(cè)試方法及其系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 201210341428.3
• 申請(qǐng)日: 2012-09-14
• 公開(kāi)（公告）號(hào): CN102879732A
• 公開(kāi)（公告）日: 2013-01-16
• 發(fā)明（設(shè)計(jì)）人: 汪艷婷
• 申請(qǐng)（專(zhuān)利權(quán)）人: 記憶科技（深圳）有限公司
• 主分類(lèi)號(hào): G01R31/3177
• 分類(lèi)號(hào): G01R31/3177
• 代理公司: 北京律誠(chéng)同業(yè)知識(shí)產(chǎn)權(quán)代理有限公司 11006
• 代理人: 劉健;黃韌敏

技術(shù)領(lǐng)域

本發(fā)明涉及計(jì)算機(jī)技術(shù)領(lǐng)域，尤其涉及一種板卡的測(cè)試方法及其系統(tǒng)。

背景技術(shù)

隨著FPGA(Field-Programmable?Gate?Array，現(xiàn)場(chǎng)可編程門(mén)陣列)的容量和復(fù)雜度越來(lái)越大，導(dǎo)致對(duì)現(xiàn)場(chǎng)可編程門(mén)陣列板卡的邏輯的代碼仿真速度越來(lái)越慢。仿真做到完全覆蓋所有的代碼及功能幾乎不可能。這樣導(dǎo)致FPGA內(nèi)部難免出現(xiàn)一些不容易發(fā)現(xiàn)的bug。特別是當(dāng)板卡實(shí)驗(yàn)室測(cè)試沒(méi)有任何問(wèn)題，但當(dāng)板卡工作在實(shí)際環(huán)境中，或者工作環(huán)境特別惡劣情況下，功能出現(xiàn)異常時(shí)，工程師沒(méi)有辦法到達(dá)現(xiàn)場(chǎng)環(huán)境進(jìn)行錯(cuò)誤定位。

參見(jiàn)圖1，在現(xiàn)有技術(shù)中，傳統(tǒng)定位方法使用示波器對(duì)FPGA的某些輸出管腳進(jìn)行監(jiān)測(cè)或者使用FPGA開(kāi)發(fā)工具中自帶的邏輯分析儀進(jìn)行對(duì)內(nèi)部寄存器進(jìn)行采集，而示波器只能對(duì)輸出的信號(hào)進(jìn)行監(jiān)測(cè)，邏輯分析儀需要JTAG(Joint?Test?Action?Group，聯(lián)合測(cè)試行動(dòng)小組)接口進(jìn)行加載測(cè)試，在實(shí)驗(yàn)室環(huán)境中可以使用，但是在實(shí)際環(huán)境中存在板卡空間或者JTAG線(xiàn)長(zhǎng)度以及信號(hào)質(zhì)量的影響，所以邏輯分析儀不能適用所有情況。

另一方面當(dāng)用戶(hù)邏輯出現(xiàn)異常時(shí)，需要進(jìn)行調(diào)試時(shí)，上面情況只能通過(guò)編譯工具自帶的在線(xiàn)邏輯分析儀進(jìn)行測(cè)試，但要求測(cè)試的數(shù)據(jù)量很大時(shí)，F(xiàn)PGA內(nèi)部資源有限不能滿(mǎn)足要求，并且當(dāng)板卡在實(shí)際工作環(huán)境中，由于受環(huán)境以及板卡空間的限制，工程師沒(méi)有辦法在線(xiàn)邏輯分析儀進(jìn)行調(diào)試，工程師難以快速的確定邏輯問(wèn)題。因此，現(xiàn)有的板卡測(cè)試技術(shù)難以在實(shí)驗(yàn)室測(cè)試環(huán)境和實(shí)際工作環(huán)境對(duì)FPGA內(nèi)部邏輯功能進(jìn)行測(cè)試。

綜上可知，現(xiàn)有的板卡測(cè)試技術(shù)在實(shí)際使用上，顯然存在不便與缺陷，所以有必要加以改進(jìn)。

發(fā)明內(nèi)容

針對(duì)上述的缺陷，本發(fā)明的目的在于提供一種板卡的測(cè)試方法及其系統(tǒng)，以實(shí)現(xiàn)在線(xiàn)和/或遠(yuǎn)程對(duì)板卡的現(xiàn)場(chǎng)可編程門(mén)陣列內(nèi)部邏輯進(jìn)行測(cè)試。

為了實(shí)現(xiàn)上述目的，本發(fā)明提供一種板卡的測(cè)試方法，所述方法包括如下步驟：

A、設(shè)置對(duì)所述板卡的現(xiàn)場(chǎng)可編程門(mén)陣列內(nèi)部邏輯的測(cè)試內(nèi)容；

B、根據(jù)所述測(cè)試內(nèi)容獲取所述板卡的現(xiàn)場(chǎng)可編程門(mén)陣列內(nèi)部邏輯的相關(guān)數(shù)據(jù)和/或信號(hào)；

C、根據(jù)所述數(shù)據(jù)和/或信號(hào)對(duì)所述板卡的現(xiàn)場(chǎng)可編程門(mén)陣列內(nèi)部邏輯進(jìn)行測(cè)試。

根據(jù)所述的測(cè)試方法，所述步驟A包括：

A1、所述板卡的主機(jī)和/或寄存器設(shè)置需要跟蹤的所述板卡的現(xiàn)場(chǎng)可編程門(mén)陣列內(nèi)部邏輯的數(shù)據(jù)源信號(hào)；

所述步驟B包括：

B1、根據(jù)所述需要跟蹤的所述板卡的現(xiàn)場(chǎng)可編程門(mén)陣列內(nèi)部邏輯的數(shù)據(jù)源信號(hào)采集對(duì)應(yīng)的數(shù)據(jù)源數(shù)據(jù)；

B2、將采集到所述對(duì)應(yīng)的數(shù)據(jù)源數(shù)據(jù)傳送到所述主機(jī)；

所述步驟C包括：

C1、所述主機(jī)對(duì)采集到所述對(duì)應(yīng)的數(shù)據(jù)源數(shù)據(jù)進(jìn)行分析，獲得所述現(xiàn)場(chǎng)可編程門(mén)陣列內(nèi)部邏輯的測(cè)試結(jié)果信息；或者

所述步驟A包括：

A2、所述板卡的主機(jī)設(shè)置測(cè)試所述板卡的現(xiàn)場(chǎng)可編程門(mén)陣列內(nèi)部邏輯的數(shù)據(jù)處理能力的測(cè)試內(nèi)容以及模擬測(cè)試數(shù)據(jù)源；

所述步驟B包括：

B2、所述主機(jī)根據(jù)所述模擬測(cè)試數(shù)據(jù)源生成模擬數(shù)據(jù)，并將所述模擬數(shù)據(jù)傳送到所述現(xiàn)場(chǎng)可編程門(mén)陣列內(nèi)部邏輯；

所述步驟C包括：

C2、所述現(xiàn)場(chǎng)可編程門(mén)陣列內(nèi)部邏輯根據(jù)所述模擬數(shù)據(jù)生成模擬測(cè)試數(shù)據(jù)，并將所述模擬測(cè)試數(shù)據(jù)返回所述主機(jī)。

根據(jù)所述的測(cè)試方法，在所述步驟A1中所述板卡的主機(jī)和/或寄存器設(shè)置需要跟蹤的所述板卡的現(xiàn)場(chǎng)可編程門(mén)陣列內(nèi)部邏輯的數(shù)據(jù)源信號(hào)的采集深度；

在所述步驟B1中根據(jù)所述采集深度采集所述板卡的現(xiàn)場(chǎng)可編程門(mén)陣列內(nèi)部邏輯的數(shù)據(jù)源信號(hào)；

在所述步驟A2中通過(guò)選擇所述主機(jī)的控制臺(tái)選取所述模擬測(cè)試源；或者通過(guò)選擇外部數(shù)據(jù)源選取所述模擬測(cè)試源。

根據(jù)所述的測(cè)試方法，所述步驟C之后包括：

D、在所述主機(jī)上顯示對(duì)所述現(xiàn)場(chǎng)可編程門(mén)陣列內(nèi)部邏輯進(jìn)行測(cè)試的結(jié)果信息。

根據(jù)所述的測(cè)試方法，所述主機(jī)為所述板卡的遠(yuǎn)程主機(jī)；所述板卡為具有PCIE接口的現(xiàn)場(chǎng)可編程門(mén)陣列板卡。

為了實(shí)現(xiàn)本發(fā)明的另一發(fā)明目的，本發(fā)明還提供了一種板卡的測(cè)試系統(tǒng)，所述系統(tǒng)還包括：

設(shè)置模塊，用于設(shè)置對(duì)所述板卡的現(xiàn)場(chǎng)可編程門(mén)陣列內(nèi)部邏輯的測(cè)試內(nèi)容；

獲取模塊，用于根據(jù)所述測(cè)試內(nèi)容獲取所述板卡的現(xiàn)場(chǎng)可編程門(mén)陣列內(nèi)部邏輯的相關(guān)數(shù)據(jù)和/或信號(hào)；

測(cè)試模塊，用于根據(jù)所述數(shù)據(jù)和/或信號(hào)對(duì)所述板卡的現(xiàn)場(chǎng)可編程門(mén)陣列內(nèi)部邏輯進(jìn)行測(cè)試。