[發明專利]一種低功耗異或/同或門電路

有效

• 申請號: 201210333397.7
• 申請日: 2012-09-11
• 公開（公告）號: CN102857217A
• 公開（公告）日: 2013-01-02
• 發明（設計）人: 胡建平;陳金丹;楊丹
• 申請（專利權）人: 寧波大學
• 主分類號: H03K19/20
• 分類號: H03K19/20;H01L29/06
• 代理公司: 寧波奧圣專利代理事務所(普通合伙) 33226
• 代理人: 程曉明

技術領域

本發明涉及一種異或/同或門電路，尤其是涉及一種低功耗異或/同或門電路。

背景技術

CMOS電路的功耗已經成為當前集成電路設計領域所面臨的最大挑戰之一。近年來隨著芯片工藝技術的快速發展，芯片的特征尺寸進入納米級。電路工作速度的不斷提高和規模的持續增大以及漏功耗的指數增長，導致芯片功耗急劇增大，減小芯片功耗已成為急需解決的關鍵技術問題。芯片的功耗急劇增大會引起諸多問題。芯片的功耗增大所引起的升溫會使芯片上的元器件的可靠性下降，從而導致芯片的穩定性降低，同時也會給芯片的封裝和散熱帶來問題。芯片的功耗增大還會帶來能源浪費與環保的問題。

隨著集成電路設計技術和工藝技術的快速發展，集成電路芯片的規模和復雜度呈指數上升，集成電路設計技術由晶體管級、邏輯單元級設計進入到了專用集成電路（Application?Specific?Integrated?Circuit，簡稱ASIC）設計的時代。ASIC是面向特定用戶需求的集成電路，與通用集成電路相比具有體積更小、功耗更低、可靠性提高、性能提高、保密性增強、成本降低等優點。數字ASIC設計以半定制設計為主。數字ASIC的半定制設計方法可分為基于門陣列、基于標準單元和基于PLD三種方法。其中基于標準單元的ASIC又稱為CBIC（Cell?based?IC），其設計方法是采用預先設計好的標準單元，例如各種門電路、觸發器、時鐘發生器等，并按照某種既定的規則排列，然后根據電路的功能和要求將所需單元連接成ASIC。

其中，異或門是應用很廣泛的門電路之一，對其進行低功耗的設計具有重要的意義。圖1為SMIC發布的130nm工藝下的異或門電路示意圖。如圖2所示，該異或門電路由四個反相器和兩個傳輸門組成，該電路中所有的PMOS管和NMOS管均為130nm標準工藝下最小溝道長度的晶體管，但由于該異或門電路采用了多個反相器，導致電路的晶體管數量增加，從而引起電路功耗的增大。

發明內容

本發明所要解決的技術問題是提供一種低功耗異或/同或門電路，在保證具有正確的邏輯功能的前提下，可有效降低電路的功耗。

本發明解決上述技術問題所采用的技術方案為：一種低功耗異或/同或門電路，包括輸入反相器模塊、互補傳輸管邏輯模塊和差分串聯電壓開關邏輯模塊，所述的輸入反相器模塊包括第一PMOS管、第一NMOS管、第二PMOS管和第二NMOS管，所述的互補傳輸管邏輯模塊包括第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管，所述的差分串聯電壓開關邏輯模塊包括第三PMOS管和第四PMOS管，所述的第一PMOS管的源極、所述的第二PMOS管的源極、所述的第三PMOS管的源極及所述的第四PMOS管的源極均與電源正端相連接，所述的第一NMOS管的源極和所述的第二NMOS管的源極均接地，所述的第一PMOS管的柵極、所述的第一NMOS管的柵極、所述的第四NMOS管的源極及所述的第六NMOS管的源極均與第一信號輸入端相連接，所述的第二PMOS管的柵極、所述的第二NMOS管的柵極、所述的第三NMOS管的柵極及所述的第六NMOS管的柵極均與第二信號輸入端相連接，所述的第一PMOS管的漏極、所述的第一NMOS管的漏極、所述的第三NMOS管的源極及所述的第五NMOS管的源極四者相連接，所述的第二PMOS管的漏極、所述的第二NMOS管的漏極、所述的第四NMOS管的柵極及所述的第五NMOS管的柵極四者相連接，所述的第三NMOS管的漏極、所述的第四NMOS管的漏極、所述的第三PMOS管的漏極及所述的第四PMOS管的柵極均與第一信號輸出端相連接，所述的第五NMOS管的漏極、所述的第六NMOS管的漏極、所述的第四PMOS管的漏極及所述的第三PMOS管的柵極均與第二信號輸出端相連接。

所述的第一PMOS管的溝道長度、所述的第二PMOS管的溝道長度、所述的第三PMOS管的溝道長度、所述的第四PMOS管的溝道長度、所述的第一NMOS管的溝道長度、所述的第二NMOS管的溝道長度、所述的第三NMOS管的溝道長度、所述的第四NMOS管的溝道長度、所述的第五NMOS管的溝道長度及所述的第六NMOS管的溝道長度均為標準工藝下最小溝道長度的1.02~1.07倍，適度增長晶體管的溝道長度可有效地降低電路的靜態功耗，從而進一步降低了電路的功耗。

所述的電源正端的工作電壓值為標準電壓值的0.67~0.75倍，將近閾值技術運用到本發明的電路中，使電路在低工作電壓下亦能正常運行，實驗表明本發明的電路適合采用近閾值技術，從而進一步降低了電路的功耗。