[發明專利]一種MOS型功率半導體器件

無效

• 申請號: 201210333289.X
• 申請日: 2012-09-11
• 公開（公告）號: CN102832249A
• 公開（公告）日: 2012-12-19
• 發明（設計）人: 喬明;何逸濤;溫恒娟;向凡;周鋅;吳文杰;張波
• 申請（專利權）人: 電子科技大學
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L29/739
• 代理公司: 成都行之專利代理事務所(普通合伙) 51220
• 代理人: 溫利平

技術領域

本發明屬于半導體功率器件技術領域，涉及MOS型半導體功率器件結構。

技術背景

在半導體功率器件的設計中，器件的結構設計至關重要。合理的器件結構設計可以有效的彌補材料缺陷、寄生效應等對器件性能的影響，避免局部熱電和二次擊穿的出現，從而防止器件失效、延長使用壽命、提高器件的可靠性。相反，不合理的器件結構設計將嚴重制約著器件的可靠性。

隨著集成度的增加和工藝線寬的減小，熱電效應對功率器件造成的失效越加凸顯。對于金屬-氧化物-半導體（MOS）型功率器件，寄生晶體管開啟導致二次擊穿為器件失效的重要機理，并且，溝道越短，二次擊穿越容易發生。以N溝道LDMOS器件為例，如圖1所示，其中1、2分別是器件的源端N型雜質重摻雜區（N+源區）和P型雜質重摻雜區（P+接觸區），3是多晶硅柵電極，4是柵氧化層，5是漏端N型雜質重摻雜區（N+漏區），6、7和8分別是N型輕摻雜漂移區、P型襯底和P型阱區，T是寄生晶體管，R是寄生電阻。為了改善襯偏效應和防止寄生晶體管導通，傳統的nLDMOS結構將P阱通過高摻雜P區（P⁺接觸區2）引出與源極金屬短接，且N⁺源區1和P⁺接觸區2通常并排位于P型阱區8中并呈平行于多晶硅柵極3的條狀結構。當器件發生雪崩倍增時，大量空穴流經源端N+區下方的P阱區，進入P+接觸區。由于寄生電阻的存在，源端N+區的電位低于下方P阱處的電位。當兩處電位差超過PN結導通電壓時，PN結正向導通，寄生晶體管開啟。寄生晶體管的擊穿電壓V_CEO遠小于nLDMOS雪崩擊穿電壓V_BR，因而出現負阻效應，器件發生二次擊穿而破壞性失效。寄生晶體管開啟現象在MOS管導通時更加容易發生，嚴重縮小了器件安全工作區，降低了器件的可靠性。為了防止寄生晶體管開啟導致器件發生二次擊穿，器件設計人員通常對源端N+區下方的P型阱區做P型雜質補充注入，形成P-body區，如圖2中9所示。由于P-body摻雜濃度較高，所以寄生電阻R較小，這樣可以加大寄生晶體管開啟的難度。

上述熱電效應對功率器件造成的失效不僅發生在LDMOS器件中，對于VDMOS、IGBT等器件，同樣具有上述現象。

盡管器件設計者通過引入P-body區加大了寄生晶體管導通的難度，有效的降低了器件發生二次擊穿的可能性，但仍存在明顯的不足。首先，寄生晶體管依然存在，當功率器件發生雪崩倍增或ESD放電產生大量空穴時，注入P型阱區的空穴電流足夠大，寄生晶體管依然會開啟形成二次擊穿，導致器件破壞性失效，器件的可靠性受到很大的制約；再者，P-body區的引入增加了器件制造工藝程序，有時還要專門增加一道掩膜版，增加了制造成本。

發明內容

本發明要解決的技術問題在于，針對MOS型功率半導體器件在發生雪崩倍增或ESD放電等情況下觸發寄生晶體管開啟發生二次擊穿，致使功率器件破壞性失效，使用壽命減小、可靠性降低的問題，提供一種高可靠的功率半導體器件結構。本發明能大大減小MOS型功率器件寄生晶體管的開啟幾率，從而有效的防止了器件二次擊穿的發生，擴大了器件安全工作區，提高了器件的可靠性。

本發明的技術方案是：

一種MOS型功率半導體器件，包括陰極結構（本領域技術人員應當知道，因為約定俗成的原因，功率半導體器件使用時的低電位端，有的被稱為陰極，也有的被稱為源極，在本發明中姑且統一稱之為陰極）；如圖3至5所示，所述陰極結構包括P型阱區8和位于P型阱區8中的N型雜質重摻雜區1和P型雜質重摻雜區2；所述N型雜質重摻雜區1和P型雜質重摻雜區2在P型阱區8中沿整個器件的寬度方向（即平行于器件多晶硅柵極3的方向）呈交替間隔分布，且N型雜質重摻雜區1和P型雜質重摻雜區2表面均與陰極金屬相接觸。

在本發明所述的高可靠功率半導體器件中，所述具有MOS型結構的功率器件包括N型溝道和P型溝道的LDMOS、VDMOS、IGBT和LIGBT等具有MOS型結構的柵控器件。其中P型阱區8任意兩個相鄰的N型雜質重摻雜區1和P型雜質重摻雜區2的寬度可以相同，也可以不相同。整個器件可采用采用硅、碳化硅、氮化鎵或砷化鎵半導體材料制成，或采用絕緣層上半導體材料制成。