[發(fā)明專利]鍺、三五族半導(dǎo)體材料襯底上制備FinFET的方法

無效

• 申請(qǐng)?zhí)枺?/td>: 201210326467.6
• 申請(qǐng)日: 2012-09-05
• 公開（公告）號(hào): CN102832135A
• 公開（公告）日: 2012-12-19
• 發(fā)明（設(shè)計(jì)）人: 黃如;樊捷聞;許曉燕;李佳;王潤(rùn)聲
• 申請(qǐng)（專利權(quán)）人: 北京大學(xué)
• 主分類號(hào): H01L21/336
• 分類號(hào): H01L21/336
• 代理公司: 北京萬(wàn)象新悅知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11360
• 代理人: 賈曉玲

技術(shù)領(lǐng)域

本發(fā)明提出了鍺、三五族半導(dǎo)體材料襯底上制備FinFET的方法，屬于超大規(guī)模集成電路制造技術(shù)領(lǐng)域。

背景技術(shù)

當(dāng)今半導(dǎo)體制造業(yè)在摩爾定律的指導(dǎo)下迅速發(fā)展，不斷地提高集成電路的性能和集成密度，同時(shí)盡可能的減小集成電路的功耗。因此，制備高性能，低功耗的超短溝器件將成為未來半導(dǎo)體制造業(yè)的焦點(diǎn)。當(dāng)進(jìn)入到22納米技術(shù)節(jié)點(diǎn)以后，傳統(tǒng)平面場(chǎng)效應(yīng)晶體管的泄漏電流不斷增加，以及日益嚴(yán)重的短溝道效應(yīng)，漏致勢(shì)壘降低（DIBL）效應(yīng)，不能很好的適應(yīng)半導(dǎo)體制造的發(fā)展。為了克服上述一系列問題，一大批新結(jié)構(gòu)半導(dǎo)體器件開始嶄露頭角，如Double?Gate?FET，F(xiàn)inFET，Tri-Gate?FET，Gate-all-around(GAA)Nanowire(NW)FET等，逐漸引起廣泛的關(guān)注。通過多柵結(jié)構(gòu)，能夠很好的加強(qiáng)柵對(duì)于溝道的控制能力，使得電場(chǎng)線難以從漏端直接穿過溝道到達(dá)源端，這樣就能大幅度的改善漏致勢(shì)壘降低效應(yīng)，減小泄漏電流，并且很好的抑制短溝道效應(yīng)。正是由于柵結(jié)構(gòu)導(dǎo)致良好的柵控能力，溝道區(qū)域不需要像傳統(tǒng)平面場(chǎng)效應(yīng)晶體管一樣進(jìn)行重?fù)诫s來抑制短溝道效應(yīng)，輕摻雜溝道區(qū)域的優(yōu)勢(shì)在于減小了散射帶來的遷移率的下降，從而使多柵結(jié)構(gòu)器件的遷移率得到大幅度改善。因此，F(xiàn)inFET作為一種新結(jié)構(gòu)器件，將是一個(gè)很有潛力的能夠替代傳統(tǒng)平面場(chǎng)效應(yīng)晶體管的選擇。

Hasimoto等人在1998年的IEDM會(huì)議上提出了“folded-channel?MOSFETs”的概念。1999年，Heang等人在IEDM會(huì)議上公布50nm以下溝道長(zhǎng)度的FinFET。這是FinFET第一次采用傳統(tǒng)硅工藝，被成功的集成在襯底上。

Hu等人的U.S.Pat.No.6413802中揭開了FinFET的結(jié)構(gòu)，以及制備FinFET的工藝。在SOI襯底上最容易形成FinFET，工藝相對(duì)簡(jiǎn)單，只需要在SOI襯底的頂硅層上光刻刻蝕出Fin條形狀，然后再經(jīng)過一系列柵工藝，源漏工藝以及后端的介質(zhì)層和金屬互聯(lián)就可以形成FinFET。但是它的缺點(diǎn)是：（1）工藝成本太高，SOI襯底相當(dāng)昂貴；（2）需要進(jìn)行源漏抬升技術(shù)，否則源漏的擴(kuò)展電阻過大導(dǎo)致開態(tài)電流過小，器件性能較差；（3）沒有體引出，這樣就無法通過襯底偏置效應(yīng)調(diào)節(jié)閾值電壓。在鍺，三五族體襯底上形成FinFET，具有如下優(yōu)點(diǎn)：（1）工藝成本相對(duì)較小，因?yàn)榫隗w襯底上完成，相比SOI片廉價(jià)很多；（2）由于采用鍺、三五族襯底，所以器件的遷移率比較高，因此可以獲得較大的開態(tài)電流；（3）在體襯底上制備FinFET，可以獲得體引出，從而可以通過襯底偏置效應(yīng)調(diào)節(jié)器件的閾值電壓。

發(fā)明內(nèi)容

本發(fā)明的目的在于提出了與常規(guī)硅基超大規(guī)模集成電路制造技術(shù)兼容的鍺、三五族半導(dǎo)體材料襯底上制備FinFET的方法，

本發(fā)明通過如下技術(shù)方案予以實(shí)現(xiàn)：一種鍺、三五族半導(dǎo)體材料襯底上制備FinFET的方法，包括如下步驟：

a)形成源漏和連接源漏的細(xì)條狀（Fin條）的圖形結(jié)構(gòu)

該步驟主要目的是利用電子束光刻在硬掩膜上形成源漏和連接源漏的細(xì)條狀圖形結(jié)構(gòu)，利用電子束光刻可以使形成的細(xì)條狀結(jié)構(gòu)寬度20-40納米左右。

i.在硅襯底上采用離子增強(qiáng)化學(xué)氣相淀積氧化硅、氮化硅作為硬掩膜；

ii通過一次電子束光刻，刻蝕氮化硅、氧化硅工藝，在硬掩膜上形成源漏和連接源漏的Fin條的圖形結(jié)構(gòu)；

iii.去掉電子束光刻膠；

iv.各向異性干法刻蝕鍺、三五族襯底，將硬掩膜上的圖形結(jié)構(gòu)轉(zhuǎn)移到襯底材料上；

b)形成氧化隔離層

該步驟主要目的是在Fin條下面和Fin條兩側(cè)襯底表面形成氧化層，使得這層氧化隔離層能夠起到抑制了襯底平面晶體管的開啟，防止電流從源端通過襯底到達(dá)漏端的作用。從而降低泄露電流，降低器件的功耗。

方案一：

i.采用離子增強(qiáng)化學(xué)氣相淀積一層新的氧化硅，作為氧化隔離層；

ii?CMP化學(xué)機(jī)械拋光，使氧化硅平坦化，并且停止在Fin條頂部氮化硅硬掩膜表面；

iii.利用濕法腐蝕回刻新淀積的氧化硅直Fin條露出設(shè)計(jì)的高度作為溝道區(qū)域；

方案二：

i.淀積一層新的氮化硅；

ii利用各項(xiàng)異性干法刻蝕刻蝕新的氮化硅，在Fin條兩側(cè)形成氮化硅側(cè)墻；

iii.利用各項(xiàng)異性干法刻蝕刻蝕Fin條兩側(cè)裸露出來的鍺、三五族襯底；

iv.利用各項(xiàng)同性干法刻蝕刻蝕Fin條兩側(cè)裸露凹陷下去的鍺、三五族襯底和Fin條底部的鍺、三五族半導(dǎo)體材料襯底；