[發明專利]芯片互連背板及其分段階梯阻抗設計方法

有效

• 申請號: 201210324820.7
• 申請日: 2012-09-05
• 公開（公告）號: CN102821575A
• 公開（公告）日: 2012-12-12
• 發明（設計）人: 高劍剛;鄭浩;金利峰;李川;胡晉;賈福楨
• 申請（專利權）人: 無錫江南計算技術研究所
• 主分類號: H05K7/10
• 分類號: H05K7/10
• 代理公司: 北京眾合誠成知識產權代理有限公司 11246
• 代理人: 龔燮英

技術領域

本發明涉及電路設計領域，更具體地說，本發明涉及一種芯片互連背板及其分段階梯阻抗設計方法。

背景技術

在高性能計算機、大型數據中心、網絡存儲系統中，高性能交換機是非常重要的設備之一。隨著高速串行互連標準的不斷提升，高性能交換機內單通道10Gbps以上速率的大規模串行背板系統的應用設計越來越多，伴隨而來的高速信號完整性問題也日益嚴重，其中信號反射帶來的信號完整性衰減更為嚴重，常規的通道阻抗一致性設計方法已經無法很好地適應極低誤碼率的性能設計需求。

高速串行背板傳輸時，信號的反射主要來自通道阻抗的不一致和端接電阻的不匹配。其中，背板通道傳輸阻抗的不一致主要是由于連接器信號孔的阻抗相比傳輸線阻抗偏低，這種偏低的孔阻抗與常規的差分線阻抗之間，造成不匹配，進而帶來信號反射。

如何減小這種阻抗不匹配帶來的反射，業界主要有兩種方法：其一，提高連接器信號孔本身的阻抗，即在一定條件下，努力優化信號孔本身的結構、材料和工藝，盡量提高其阻抗；其二，降低通道的整體目標阻抗，比如從100歐減小到85歐。

然而，這些常規方法存在著一定的問題。首先，在一定條件下，信號孔阻抗本身優化提升的空間有限，提升后依然很低，依然無法實現線孔之間良好的匹配。其次，通道全部采用低目標阻抗設計，容易造成端接的不匹配。

因此，希望能夠提供一種能夠實現良好線孔阻抗匹配的方法，從整體上減小高速信號的傳輸反射。

發明內容

本發明所要解決的技術問題是針對現有技術中存在上述缺陷，提供一種實現良好線孔阻抗匹配從而整體上減小高速信號的傳輸反射的芯片互連背板及其分段階梯阻抗設計方法。

根據本發明的第一方面，提供了一種芯片互連背板，其包括：第一插件板、第一背板連接器、第二插件板、第二背板連接器、以及背板母板；其中，所述第一插件板通過所述第一背板連接器轉接到所述背板母板；而且，所述第二插件板通過所述第二背板連接器轉接到所述背板母板；其中，將第一插件板的第一芯片的第一安裝位置至與第一背板連接器的第一連接位置之間的差分印制線，劃分成多個第一插件板印制線段；并且從所述第一安裝位置向所述第一連接位置的方向依次減小所述多個第一插件板印制線段的阻抗；并且，將第二插件板的第二芯片的安裝位置至與第二背板連接器的連接位置之間的差分印制線，劃分成多個第二插件板印制線段；并且從所述第二安裝位置向所述第二連接位置的方向依次減小所述多個第二插件板印制線段的阻抗。

優選地，所述芯片互連背板用于串行信號傳輸。

優選地，所述背板母板的阻抗等于與所述第一背板連接器最近的第一插件板印制線段的阻抗；而且，所述背板母板的阻抗等于與所述第二背板連接器最近的第二插件板印制線段的阻抗。

根據本發明的第二方面，提供了一種芯片互連背板分段階梯阻抗設計方法，其包括：將第一插件板通過第一背板連接器轉接到背板母板；將第二插件板通過第二背板連接器轉接到背板母板；將第一插件板的第一芯片的第一安裝位置至與第一背板連接器的第一連接位置之間的差分印制線，劃分成多個第一插件板印制線段；并且從所述第一安裝位置向所述第一連接位置的方向依次減小所述多個第一插件板印制線段的阻抗；將第二插件板的第二芯片的安裝位置至與第二背板連接器的連接位置之間的差分印制線，劃分成多個第二插件板印制線段；并且從所述第二安裝位置向所述第二連接位置的方向依次減小所述多個第二插件板印制線段的阻抗。

優選地，所述芯片互連背板分段階梯阻抗設計方法用于串行信號傳輸。

優選地，所述芯片互連背板分段階梯阻抗設計方法進一步包括：

將所述背板母板依次劃分為多個母板段，從背板連接器處至第二芯片，依次抬升背板母板印制線段的各個母板段的阻抗，使靠近所述背板連接器段的母板段的阻抗等于最近的插件板印制線段的阻抗，使靠近第二芯片的母板段的阻抗等于芯片端接阻值。

根據本發明的第三方面，提供了一種芯片互連背板，其包括：插件板、背板連接器以及背板母板；其中，所述插件板通過背板連接器轉接到所述背板母板；其中，將所述插件板的第一芯片的安裝位置至與背板連接器的連接位置之間的差分印制線，劃分成多個插件板印制線段；并且從所述安裝位置向所述連接位置的方向依次減小所述多個插件板印制線段的阻抗。

優選地，所述背板母板的阻抗等于與所述背板連接器最近的插件板印制線段的阻抗。