[發(fā)明專利]DDR信號(hào)布線封裝基板以及DDR信號(hào)布線封裝方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201210324768.5
• 申請(qǐng)日: 2012-09-05
• 公開（公告）號(hào): CN102800644A
• 公開（公告）日: 2012-11-28
• 發(fā)明（設(shè)計(jì)）人: 胡晉;丁亞軍;金利峰;李川;王玲秋;王彥輝
• 申請(qǐng)（專利權(quán)）人: 無錫江南計(jì)算技術(shù)研究所
• 主分類號(hào): H01L23/498
• 分類號(hào): H01L23/498;H01L23/12;H01L21/58;H01L21/60
• 代理公司: 北京眾合誠成知識(shí)產(chǎn)權(quán)代理有限公司 11246
• 代理人: 龔燮英

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體封裝技術(shù)，更具體地說，本發(fā)明涉及一種DDR信號(hào)布線封裝基板以及DDR信號(hào)布線封裝方法。

背景技術(shù)

幾乎每一個(gè)電子設(shè)備，從智能手機(jī)到服務(wù)器，都使用了某種形式的RAM（Random?Access?Memory）存儲(chǔ)器。由于SDRAM（Synchronous?Dynamic?Random?Access?Memory，同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器）相對(duì)較低的每比特成本，所以提供了速度和存儲(chǔ)很好的結(jié)合。因此，SDRAM仍然是大多數(shù)計(jì)算機(jī)以及基于計(jì)算機(jī)產(chǎn)品的主流存儲(chǔ)器技術(shù)。

DDR（Double?Data?Rate）是雙數(shù)據(jù)速率的SDRAM內(nèi)存，已經(jīng)成為今天存儲(chǔ)器技術(shù)的選擇。DDR技術(shù)不斷發(fā)展，不斷提高速度和容量，同時(shí)降低成本，減小功率和存儲(chǔ)設(shè)備的物理尺寸。

DDR也稱為DDR?SDRAM（雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器），其簡稱為DDR。DDR存儲(chǔ)器是在SDRAM存儲(chǔ)器基礎(chǔ)上發(fā)展而來的，仍然沿用SDRAM生產(chǎn)體系，因此對(duì)于內(nèi)存廠商而言，只需對(duì)制造普通SDRAM的設(shè)備稍加改進(jìn)，即可實(shí)現(xiàn)DDR內(nèi)存的生產(chǎn)，可有效的降低成本。

封裝是電子元器件的重要組成部分。DDR高速信號(hào)傳輸速率的不斷提高，對(duì)封裝基板設(shè)計(jì)提出了極大的挑戰(zhàn)。目前，在封裝基板設(shè)計(jì)中為了確保DDR高速信號(hào)的信號(hào)完整性，通常是通過精確的阻抗設(shè)計(jì)來提高DDR信號(hào)的高速信號(hào)傳輸性能。

然而，阻抗設(shè)計(jì)僅僅能夠保證信號(hào)的阻抗特性。DDR高速信號(hào)傳輸速率高，電流翻轉(zhuǎn)速率快，如果在DDR高速信號(hào)的電流返回路徑上存在較大的電感，將產(chǎn)生顯著的感性噪聲，直接影響DDR高速信號(hào)的信號(hào)完整性。

因此，希望能夠提供一種能夠提高DDR信號(hào)的高速信號(hào)傳輸性能的適用于DDR高速信號(hào)的封裝基板設(shè)計(jì)方法。

發(fā)明內(nèi)容

本發(fā)明所要解決的技術(shù)問題是針對(duì)現(xiàn)有技術(shù)中存在上述缺陷，提供一種適用于DDR高速信號(hào)的封裝基板設(shè)計(jì)方法，其能夠減小封裝基板物理設(shè)計(jì)的復(fù)雜度，同時(shí)縮短DDR高速信號(hào)的電流返回路徑進(jìn)而減小環(huán)路電感，提高DDR信號(hào)的高速信號(hào)傳輸性能。

根據(jù)本發(fā)明的第一方面，提供了一種DDR信號(hào)布線封裝基板，其包括：在所述DDR信號(hào)布線封裝基板的芯片上對(duì)稱放置的多個(gè)DDR存儲(chǔ)控制模塊；在所述DDR信號(hào)布線封裝基板的所述芯片之外的區(qū)域中布置的與所述多個(gè)DDR存儲(chǔ)控制模塊相對(duì)應(yīng)地對(duì)稱布置的多個(gè)存儲(chǔ)控制信號(hào)引腳；以及將所述多個(gè)DDR存儲(chǔ)控制模塊之一分別相對(duì)應(yīng)地連接至所述多個(gè)存儲(chǔ)控制信號(hào)引腳之一的對(duì)稱布置的多個(gè)DDR信號(hào)線。

優(yōu)選地，在上述DDR信號(hào)布線封裝基板中，所述DDR信號(hào)布線封裝基板依次層疊的地平面層、第一介質(zhì)層、DDR信號(hào)層、第二介質(zhì)層、以及DDR接口電源平面層；其中所述DDR接口電源平面層和所述地平面層同時(shí)選擇作為DDR信號(hào)的參考平面層。

優(yōu)選地，上述DDR信號(hào)布線封裝基板進(jìn)一步包括：將所述多個(gè)DDR存儲(chǔ)控制模塊之一分別相對(duì)應(yīng)地連接至所述多個(gè)存儲(chǔ)控制信號(hào)引腳之一而形成的對(duì)稱布置的多個(gè)DDR信號(hào)過孔。

優(yōu)選地，上述DDR信號(hào)布線封裝基板進(jìn)一步包括：優(yōu)選地，上述DDR信號(hào)布線封裝基板進(jìn)一步包括：參照所述多個(gè)DDR信號(hào)過孔的位置相應(yīng)地對(duì)稱布置的多個(gè)地孔。

優(yōu)選地，在上述DDR信號(hào)布線封裝基板中，多個(gè)DDR存儲(chǔ)控制模塊包括第一DDR存儲(chǔ)控制模塊、第二DDR存儲(chǔ)控制模塊、第三DDR存儲(chǔ)控制模塊以及第四DDR存儲(chǔ)控制模塊；其中，所述第一DDR存儲(chǔ)控制模塊、所述第二DDR存儲(chǔ)控制模塊、所述第三DDR存儲(chǔ)控制模塊以及所述第四DDR存儲(chǔ)控制模塊位于一個(gè)正方形的四個(gè)角的位置處；并且其中所述第一存儲(chǔ)控制信號(hào)引腳、所述第二存儲(chǔ)控制信號(hào)引腳、所述第三存儲(chǔ)控制信號(hào)引腳以及所述第四存儲(chǔ)控制信號(hào)引腳位于另一個(gè)正方形的四個(gè)角的位置處；并且其中所述第一DDR信號(hào)過孔、所述第二DDR信號(hào)過孔、所述第三DDR信號(hào)過孔以及所述第四DDR信號(hào)過孔位于又一個(gè)正方形的四個(gè)角的位置處；并且其中所述第一地孔、所述第二地孔、所述第三地孔以及所述第四地孔位于又另一個(gè)正方形的四個(gè)角的位置處。

根據(jù)本發(fā)明的第二方面，提供了一種DDR信號(hào)布線封裝方法，其包括：在所述DDR信號(hào)布線封裝基板的芯片上對(duì)稱放置多個(gè)DDR存儲(chǔ)控制模塊；在所述DDR信號(hào)布線封裝基板的所述芯片之外的區(qū)域中，與所述多個(gè)DDR存儲(chǔ)控制模塊相對(duì)應(yīng)地對(duì)稱布置多個(gè)存儲(chǔ)控制信號(hào)引腳；以及利用對(duì)稱布置的多個(gè)DDR信號(hào)線將所述多個(gè)DDR存儲(chǔ)控制模塊之一分別相對(duì)應(yīng)地連接至所述多個(gè)存儲(chǔ)控制信號(hào)引腳之一。