[發明專利]存儲器控制器和動態隨機存取存儲器接口

有效

• 申請號: 201210320820.X
• 申請日: 2012-08-31
• 公開（公告）號: CN102968393A
• 公開（公告）日: 2013-03-13
• 發明（設計）人: 阿洛克·古普塔;巴里·A·瓦格納
• 申請（專利權）人: 輝達公司
• 主分類號: G06F13/16
• 分類號: G06F13/16
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 徐丁峰;魏寧

技術領域

本發明總體上涉及存儲器接口，并且，更具體地，涉及存儲器控制器和動態隨機存取存儲器（DRAM）接口。

背景技術

目前的標準存儲器接口通常實現并行命令和地址總線。例如，用于DDR3?SDRAM的JEDEC規范定義了16個地址引腳（A0-A15），3個庫（bank）地址引腳（BA0-BA2），和5個命令引腳（CS#，CKE#，RAS#，CAS#，WE#），共計24個引腳。用于GDDR5?SGRAM的JEDEC規范定義了14個地址引腳（A0-A12，加上RFU（保留））和4個庫地址引腳（BA0-BA3）（經由雙倍數據速率尋址來共享9個物理引腳）、1個地址總線反轉引腳（ABI#）和5個命令引腳（CS#，CKE#，RAS#，CAS#，WE#），共計15個引腳。

其他類型的接口實現高速串行接口。例如，和Peripheral?Component?Interconnect(PCIe)（外圍組件互連標準）具有一個或多個用于命令和數據傳送的通路（用于通信的差分信號）。然而，串行接口通常需要廣泛的校準以提供必要的數據傳輸帶寬。例如，PCIe標準定義了鏈路訓練序列，其必須在數據可以通過該串行鏈路傳輸之前執行。鏈路訓練序列發現鏈路中的通路數量、該鏈路的最大速度和該鏈路的物理性質，諸如每個通路的時序偏差。串行鏈路需要在該鏈路可以高速操作之前確定這些參數，同時保持數據傳輸的準確性。這些接口可能還需要諸如中的輔助信道的低速邊帶通信信道以啟動校準。

常規存儲器接口的一個缺點是并行命令和地址總線需要大量的互連。存儲器控制器和存儲器設備之間的路由可能變得復雜并在印刷電路板的布局中需要很多物理空間。雖然轉換成純粹的串行命令和地址總線可以減少所需的互連數量，但是廣泛校準的要求導致了在任何數據可通過鏈路被傳輸之前的上電延遲。此外，可能需要邊帶通信信道以校準串行鏈路，該串行鏈路增加了在正常操作期間用不到的額外互連。

如上所述，本領域需要一種用于將命令和地址發送到存儲器設備的改進技術。

發明內容

本發明的一個實施例提出了一種經配置以與存儲器設備通信的存儲器接口。所述存儲器接口包括用于將參考時鐘信號傳輸到所述存儲器設備的差分時鐘信道、用于將一個或多個命令傳輸到所述存儲器設備的未校準并行命令總線和用于將一個或多個地址傳輸到所述存儲器設備的串行地址總線，其中每個地址均識別所述存儲器設備內的位置。

本發明的另一實施例提出了一種包括存儲器設備和經配置以與所述存儲器設備通信的存儲器接口的系統。所述存儲器接口包括用于將參考時鐘信號傳輸到所述存儲器設備的差分時鐘信道、用于將一個或多個命令傳輸到所述存儲器設備的未校準并行命令總線和用于將一個或多個地址傳輸到所述存儲器設備的串行地址總線，其中每個地址均識別所述存儲器設備內的位置。

本發明的又一實施例提出了一種用于與存儲器設備通信的方法。所述方法包括以下步驟：將參考時鐘信號經由差分時鐘信道傳輸到所述存儲器設備，將一個或多個命令經由未校準并行命令總線傳輸到所述存儲器設備，以及將一個或多個地址經由串行地址總線傳輸到所述存儲器設備，其中每個地址均識別所述存儲器設備內的位置。

所公開的技術的一個優勢是相對于行業標準并行接口，減少了將命令和地址傳輸到存儲器設備所需的互連的數量。另外，通過從地址總線分離命令總線，小的未校準并行命令總線可以被用于啟動串行地址總線的校準，從而避免了對在正常操作期間用不到的獨立低速邊帶通信信道的需要。

附圖說明

因此，可以詳細地理解上述本發明的特征，并且可以參考實施例得到對如上面所概括的本發明更具體的描述，其中一些實施例在附圖中示出。然而，應當注意的是，附圖僅用于示意性地表示本發明的典型實施例，因此不應被認為是對本發明范圍的限制，本發明可以具有其他等效的實施方式。

圖1為示出了經配置以實現本發明一個或多個方面的計算機系統的框圖；

圖2示出了根據本發明一個實施例的并行處理子系統；

圖3示出了根據本發明一個實施例的存儲器接口的一部分；

圖4示出了根據本發明一個實施例的包括多個DRAM模塊的并行處理存儲器；

圖5示出了根據本發明另一實施例的包括多個DRAM模塊的并行處理存儲器；以及

圖6展示了根據本發明一個實施例的用于初始化存儲器接口的方法的流程圖。

具體實施方式