[發明專利]存儲器控制器和動態隨機存取存儲器接口

有效

• 申請號: 201210320820.X
• 申請日: 2012-08-31
• 公開（公告）號: CN102968393A
• 公開（公告）日: 2013-03-13
• 發明（設計）人: 阿洛克·古普塔;巴里·A·瓦格納
• 申請（專利權）人: 輝達公司
• 主分類號: G06F13/16
• 分類號: G06F13/16
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 徐丁峰;魏寧

1.一種經配置以與存儲器設備通信的存儲器接口，所述存儲器接口包括：

差分時鐘信道，其用于將參考時鐘信號傳輸到所述存儲器設備；

并行命令總線，其用于將一個或多個命令傳輸到所述存儲器設備，其中所述并行命令總線不要求在上電時校準；和

串行地址總線，其用于將一個或多個地址傳輸到所述存儲器設備，其中每個地址均識別所述存儲器設備內的位置。

2.根據權利要求1所述的存儲器接口，其中經由所述并行命令總線傳輸的命令與經由所述串行地址總線大體同時傳輸的地址相關聯。

3.根據權利要求1所述的存儲器接口，其中所述存儲器設備包括動態隨機存取存儲器（DRAM）。

4.根據權利要求1所述的存儲器接口，其中在上電操作之后但在所述一個或多個地址經由所述串行地址總線傳輸之前，所述串行地址總線經由鏈路訓練例程校準。

5.根據權利要求4所述的存儲器接口，進一步包括數據總線，其中所述鏈路訓練例程包括：

經由所述并行命令總線將第一命令傳輸到所述存儲器設備，以指示訓練模式序列將經由所述串行地址總線發送到所述存儲器設備；

經由所述串行地址總線將所述訓練模式序列傳輸到所述存儲器設備，其中所述存儲器設備將反映接收到的所述訓練模式序列的版本的值存儲在鏈路訓練寄存器中；

經由所述并行命令總線將第二命令傳輸到所述存儲器設備，以請求對存儲在所述鏈路訓練寄存器中的所述值的訪問；

經由所述數據總線讀取存儲在所述鏈路訓練寄存器中的所述值；和

基于從所述鏈路訓練寄存器中讀取的所述值，確定與所述串行地址總線相關聯的傳輸參數。

6.根據權利要求1所述的存儲器接口，其中所述存儲器設備包括：

多個DRAM模塊；和

邏輯設備，所述邏輯設備耦合至所述存儲器接口并包括邏輯，所述邏輯經配置以：將經由所述命令總線接收到的命令傳輸到所述多個DRAM模塊中每一個所述DRAM模塊，并且對于每一條命令，將經由所述串行地址總線接收到的一個或多個地址傳輸到由所述命令所識別的所述多個DRAM模塊中的特定DRAM模塊。

7.根據權利要求6所述的存儲器接口，其中所述多個DRAM模塊包含在與所述邏輯設備相同的集成電路內。

8.一種系統，包括：

存儲器設備；和

存儲器接口，經配置以與所述存儲器設備通信，所述存儲器接口包括：

差分時鐘信道，其用于將參考時鐘信號傳輸到所述存儲器設備；

并行命令總線，其用于將一個或多個命令傳輸到所述存儲器設備，

其中所述并行命令總線不要求在上電時校準，和

串行地址總線，其用于將一個或多個地址傳輸到所述存儲器設備，

其中每個地址均識別所述存儲器設備內的位置。

9.根據權利要求8所述的系統，其中經由所述并行命令總線傳輸的命令與經由所述串行地址總線大體同時傳輸的地址相關聯。

10.一種用于與存儲器設備通信的方法，所述方法包括：

經由差分時鐘信道將參考時鐘信號傳輸到所述存儲器設備；

經由并行命令總線將一個或多個命令傳輸到所述存儲器設備，其中所述并行命令總線不要求在上電時校準；以及

經由串行地址總線將一個或多個地址傳輸到所述存儲器設備，其中每個地址均識別所述存儲器設備內的位置。