[發(fā)明專利]半導(dǎo)體封裝

無效

• 申請?zhí)枺?/td>: 201210316514.9
• 申請日: 2012-08-30
• 公開（公告）號: CN102969309A
• 公開（公告）日: 2013-03-13
• 發(fā)明（設(shè)計）人: 進(jìn)藤浩一郎;巖本正次
• 申請（專利權(quán)）人: 株式會社東芝
• 主分類號: H01L25/18
• 分類號: H01L25/18;H01L23/538;H01L23/31
• 代理公司: 北京市中咨律師事務(wù)所 11247
• 代理人: 陳海紅;段承恩

技術(shù)領(lǐng)域

該發(fā)明的實(shí)施方式涉及對多個半導(dǎo)體芯片進(jìn)行了疊層的半導(dǎo)體封裝。

背景技術(shù)

在現(xiàn)有的半導(dǎo)體封裝中，存在以下封裝：內(nèi)置多個存儲器芯片和對數(shù)據(jù)向該存儲器芯片的寫入及讀出進(jìn)行控制的控制芯片，并將多個存儲器芯片分成多個系統(tǒng)（例如2個系統(tǒng)），在每個系統(tǒng)對數(shù)據(jù)向存儲器芯片的寫入及讀出進(jìn)行控制。

在現(xiàn)有的半導(dǎo)體封裝中，構(gòu)成幾乎為：在安裝基板上對多個存儲器芯片進(jìn)行疊層，在該存儲器芯片的橫向配置控制芯片，或在進(jìn)行了疊層的存儲器芯片上的角落處配置控制芯片（例如，參照日本專利公開公報2009—88217號）。

從現(xiàn)有，為了實(shí)現(xiàn)高速工作半導(dǎo)體芯片的工作頻率變高。可是，在現(xiàn)有的半導(dǎo)體芯片中，構(gòu)成幾乎為：在存儲器芯片的橫向配置控制芯片，或在進(jìn)行了疊層的存儲器芯片上的角落處配置控制芯片。因此，在現(xiàn)有的半導(dǎo)體封裝中，半導(dǎo)體封裝內(nèi)的各系統(tǒng)的布線長度大大不同而在每個系統(tǒng)的工作速度方面不均勻。結(jié)果，阻礙半導(dǎo)體芯片的工作的高速化。該情況下，在安裝基板內(nèi)，雖然也可考慮使布線長度一致但是因為布線長度變長所以工作的高速化受到阻礙并未改變。并且，現(xiàn)狀為，在安裝基板內(nèi)的布線的處理方面也不存在冗余。

發(fā)明內(nèi)容

本實(shí)施方式的目的在于提供對每個系統(tǒng)的布線長度的差異進(jìn)行抑制并能夠?qū)崿F(xiàn)高速工作的半導(dǎo)體封裝。

本發(fā)明的實(shí)施方式涉及的半導(dǎo)體封裝具備具有第1主面和對置于所述第1主面的第2主面的矩形的基板、安裝于第1主面上的矩形的第1半導(dǎo)體芯片、疊層于第1半導(dǎo)體芯片上的1個以上的第2半導(dǎo)體芯片和疊層于1個以上的第2半導(dǎo)體芯片上的1個以上的第3半導(dǎo)體芯片；基板在第1主面上的第1邊側(cè)，具有與1個以上的第2半導(dǎo)體芯片的電極連接的第1連接端子和與第1連接端子電連接且與第1半導(dǎo)體芯片的第1電極連接的第3連接端子，在第1主面上的夾著第1半導(dǎo)體芯片與第1邊對置的第2邊側(cè)，具有與1個以上的第3半導(dǎo)體芯片的第2電極連接的第2連接端子和與第2連接端子電連接且與第1半導(dǎo)體芯片的電極連接的第4連接端子，在第1主面上的與第1、第2邊不同的第3、第4邊側(cè)，具有分別與第1半導(dǎo)體芯片的第3、第4電極連接的第5、第6連接端子，在第2主面上的對應(yīng)于第3、第4邊的位置，具有分別與第5、第6連接端子電連接的第1、第2外部連接端子；第1半導(dǎo)體芯片分別在對應(yīng)于基板的第1邊的邊側(cè)具有第1電極，在對應(yīng)于基板的第2邊的邊側(cè)具有第2電極，在對應(yīng)于基板的第3邊的邊側(cè)具有第3電極，在對應(yīng)于基板的第4邊的邊側(cè)具有第4電極。

附圖說明

圖1是第1實(shí)施方式涉及的半導(dǎo)體封裝的俯視圖。

圖2是第1實(shí)施方式涉及的半導(dǎo)體封裝的側(cè)視圖。

圖3是第1實(shí)施方式涉及的半導(dǎo)體封裝的制作順序。

圖4是第1實(shí)施方式涉及的半導(dǎo)體封裝的制作順序。

圖5是第1實(shí)施方式涉及的半導(dǎo)體封裝的制作順序。

圖6是第1實(shí)施方式涉及的半導(dǎo)體封裝的制作順序。

圖7是第2實(shí)施方式涉及的半導(dǎo)體封裝的側(cè)視圖。

圖8是第3實(shí)施方式涉及的半導(dǎo)體封裝的側(cè)視圖。

圖9是第4實(shí)施方式涉及的半導(dǎo)體封裝的側(cè)視圖。

圖10是第5實(shí)施方式涉及的半導(dǎo)體封裝的俯視圖。

圖11是第5實(shí)施方式涉及的半導(dǎo)體封裝的側(cè)視圖。

符號的說明

1～3…半導(dǎo)體封裝，11…安裝基板，11a…第1主面，11b…第2主面，12a～12e…連接端子，13a、13b…外部連接端子，21…半導(dǎo)體芯片，21a～21d…電極，22…接合線，31…樹脂層，41～44…半導(dǎo)體芯片（第1系統(tǒng)），41a～44a…電極，51～54…半導(dǎo)體芯片（第2系統(tǒng)），51a～54a…電極，61…密封構(gòu)件，71…絕緣層，81a～81d…硅（Si）襯墊，B1～B3…接合線，C…FOW樹脂。

具體實(shí)施方式

以下，參照附圖，詳細(xì)地說明本發(fā)明的實(shí)施方式。

（第1實(shí)施方式）

圖1是第1實(shí)施方式涉及的半導(dǎo)體封裝1的俯視圖。圖2是半導(dǎo)體封裝1的側(cè)視圖。圖2（a）是半導(dǎo)體封裝1的從圖1的箭頭α的方向看的側(cè)視圖。圖2（b）是半導(dǎo)體封裝1的從圖1的箭頭β的方向看的側(cè)視圖。還有，在圖1中，將密封構(gòu)件61及接合線B2、B3的圖示進(jìn)行省略。在圖2（a）中，在透視密封構(gòu)件61的狀態(tài)下對半導(dǎo)體封裝1進(jìn)行圖示。在圖2（b）中，為透視密封構(gòu)件61的狀態(tài)，且將接合線B3的圖示進(jìn)行省略。

（半導(dǎo)體封裝1的概要）