[發明專利]下層金屬布線的安全精確切割方法

有效

• 申請號: 201210315696.8
• 申請日: 2012-08-30
• 公開（公告）號: CN103681230A
• 公開（公告）日: 2014-03-26
• 發明（設計）人: 賴華平;潘永吉
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H01L21/02
• 分類號: H01L21/02;C23F4/00
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 孫大為

技術領域

本發明涉及一種半導體芯片初期設計制造完成后的調試及芯片失效分析中用到的線路修復技術。

背景技術

現常用下層金屬布線的切割方法為，根據相關定位，找到指定切割點位置后，選取一較小的單一刻蝕框，直接從表面刻蝕至指定層次金屬線并切斷。該方法存在的問題是：

1.由于工藝影響，芯片實際形貌與版圖相比會略有偏差（如表面鈍化層帶來的橫向尺寸偏差），這會導致定位的輕微偏差，金屬布線密集時，這些偏差會導致誤切割周邊金屬線。

2.單一刻蝕坑的深度達到幾個微米以上時，刻蝕終點(EPD)的判斷，無論是用圖像觀察還是電流觀測，都會存在問題：圖像觀察，深度越深，成像信號越弱，導致無法準確觀察，不能作為準確EPD；電流觀測，尺寸較小的刻蝕坑，導致單位面積入射離子束弱，深度越深，導致刻蝕坑底部實際有效面積進一步下降，從而進一步弱化作用離子束，這最終導致電流觀測值弱化，甚至無法區別于噪聲,不能作為準確EPD。

3.金屬線刻蝕時的再淀積不易消除，導致切割效果差。

發明內容

本發明所要解決的技術問題是提供一種下層金屬布線的安全精確切割方法，它可以提高芯片的線路修復效率和成功率，大大加快芯片設計初期的調試進程和失效分析的速度，加快產品的上市速度及找到提高芯片量產的良品率。

為了解決以上技術問題，本發明提供了一種下層金屬布線的安全精確切割方法，包括以下步驟：步驟一、按以下流程用聚焦離子束技術，實現下層金屬線切割：刻蝕時，IEE針進入反應腔，但針的閥門不打開，以離子束在每個像素上的的停留時間1微秒，面積重疊比例50%的條件進行刻蝕，最外刻蝕框大小為10微米×10微米以上，每一次新刻蝕框都要求比上級框尺寸小10%以上，且不包含上級刻蝕框暴露的金屬線，以及距暴露金屬線1微米以上位置，刻蝕終點為下一層金屬線暴露，暴露出待切割金屬線；步驟二、切割金屬線，刻蝕時間在20秒-50秒，并切斷金屬線；步驟三、最后用500pA-1000pA間的束流，對全部刻蝕框用增強刻蝕模式進行清理。

本發明的有益效果在于：提高芯片的線路修復效率和成功率，大大加快芯片設計初期的調試進程和失效分析的速度，加快產品的上市速度及找到提高芯片量產的良品率。

所述步驟一中，刻蝕束流的面密度為25pA/微米²-100pA/微米²,其中面密度=束流（pA）÷刻蝕框面積（微米²）。

所述步驟二中，從50-300pA的束流中挑選合適束流實現20秒-50秒內切斷金屬線。

所述步驟三中，采用500pA束流，刻蝕框大小能包含最外框，用選用IEE針進入且閥門開啟的刻蝕模式。

所述步驟三中所述刻蝕深度0.02微米-0.1微米。

所述步驟二中切割金屬線，刻蝕時間在30秒，并切斷金屬線；

所述步驟三中最后用500pA束流，對全部刻蝕框用增強刻蝕模式進行清理。

所述步驟一中，刻蝕束流的面密度為50pA/微米²。

附圖說明

下面結合附圖和具體實施方式對本發明作進一步詳細說明。

圖1A-圖1B是現有技術下層金屬布線的切割方法的示意圖；

圖2是本發明實施例所述未做處理時的表面圖形示意圖；

圖3是本發明實施例所述暴露M4層的示意圖；

圖4是本發明實施例所述暴露M3層的示意圖；

圖5是本發明實施例所述暴露M2層的示意圖；

圖6是本發明實施例所述暴露M1層的示意圖；

圖7是本發明實施例所述切斷M1層的示意圖。。

具體實施方式