[發明專利]改善位線電容的半導體結構

有效

• 申請號: 201210305351.4
• 申請日: 2012-08-24
• 公開（公告）號: CN103633096A
• 公開（公告）日: 2014-03-12
• 發明（設計）人: 陳士弘;呂函庭;謝光宇
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L27/115
• 分類號: H01L27/115;G11C7/18
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

技術領域

本發明是有關于一種半導體結構，且特別是有關于一種改善位線電容的半導體結構。?

背景技術

隨著半導體技術的發展，對于存儲器裝置的需求也趨向較小的尺寸、較大的存儲容量。因應這種需求，需要制造高元件密度的存儲器裝置。由于存儲器裝置的閾值尺寸已經降低到技術的極限，因此設計者開發出一種三維疊層存儲器裝置，能提高存儲器的密度，以達成更高的存儲容量，同時降低單位元件的尺寸。然而，在三維疊層結構中，連接不同疊層區塊的位線使各個疊層區塊的電容彼此并聯，導致位線的電容為各個疊層區塊的電容加總，容易對位信號的傳輸造成延遲。?

發明內容

本發明是有關于一種改善位線電容的半導體結構，是在三維疊層存儲器中加入獨立控制的電路，使各個疊層區塊的電容彼此獨立或只有少部分的疊層區塊的電容是并聯的，以避免位線的電容過高而造成信號延遲。?

根據本發明的一方面，提出一種改善位線電容的半導體結構，其包括一襯底、一存儲器疊層結構、多條位線、一第一階梯接觸結構、一第一組晶體管結構以及一第一導電線；位線橫跨于形成于襯底上的存儲器疊層結構上；第一階梯接觸結構形成于襯底上；第一階梯接觸結構包括多層導電平面以及多層絕緣平面，此多層導電平面通過此多層絕緣平面分開，用以分層連接多條位線至存儲器疊層結構；第一組晶體管結構形成于此多條位線通往此些導電平面所經過的一第一區塊中；第一組晶體管結構具有一環繞第一區塊周圍的第一柵極；第一導電線連接第一柵極，以控制第一柵極的電壓。?

根據本發明的另一方面，提出一種改善位線電容的半導體結構，其包括一襯底、一列存儲器疊層結構、多條位線及多條主位線、一第一階梯接觸結構、一第一組晶體管結構以及一第一導電線；位線及主位線橫跨于形成于襯底上的此列存儲器疊層結構上；第一階梯接觸結構形成于襯底上，第一階梯接觸結構分別包括多層導電平面以及多層絕緣平面，此多層導電平面通過此多層絕緣平面分開，用以分層連接此多條位線至此存儲器疊層結構；第一組晶體管結構形成于此多條主位線通往此多層導電平面所經過的一第一區塊中，第一組晶體管結構具有一環繞第一區塊周圍的第一柵極；第一導電線連接第一柵極，以控制第一柵極的電壓。?

為了對本發明的上述及其他方面有更佳的了解，下文特舉實施例，并配合所附圖式，作詳細說明如下：?

附圖說明

圖1繪示依照本發明一實施例的改善位線電容的半導體結構的俯視示意圖。?

圖2繪示圖1的階梯接觸結構沿著I-I線的剖面示意圖。?

圖3繪示位于晶體管結構上方的結構示意圖。?

圖4進一步繪示階梯接觸結構的配置圖。?

圖5A及圖5B繪示圖1的位線加入晶體管結構之前與之后的等效電容示意圖。?

圖6A至圖6G進一步繪示圖2中一晶體管結構的制作方法。?

圖7繪示依照本發明另一實施例的改善位線電容的半導體結構的俯視示意圖。?

圖8進一步繪示圖7中階梯接觸結構與晶體管結構的立體圖。?

圖9繪示圖7的晶體管結構沿著V-V線的剖面示意圖。?

圖10A及圖10B繪示圖7的位線加入晶體管結構之前與之后的等效電容示意圖。?

【主要元件符號說明】?

100、100’：半導體結構?

110、110’：存儲器疊層結構?

111：襯底?

112：SSL柵極結構?

114：來源線?

116：導電條紋?

118：導電線?

120、121、122、121’、122’：階梯接觸結構?

120a：導電平面?

120b：絕緣平面?

131、132、131’、132’：導電線?

BL1～BL4、BL1’～BL4’：位線?

BLT、BLT1、BLT2、BLT-1、BLT-2：晶體管結構?

HB：水平區塊?

PG、PG1～PG4：導電插塞?

PH：貫穿孔?

123：柵絕緣層?

124：半導體層?

125：第一絕緣層?

126：柵極層?

127：第二絕緣層?

128：第三絕緣層?

129：掩模層?

130：層間介電層?

S/D：摻雜區?

PG-1、PG-2：導電插塞?

140：疊層結構?