[發明專利]改善位線電容的半導體結構

有效

• 申請號: 201210305351.4
• 申請日: 2012-08-24
• 公開（公告）號: CN103633096A
• 公開（公告）日: 2014-03-12
• 發明（設計）人: 陳士弘;呂函庭;謝光宇
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L27/115
• 分類號: H01L27/115;G11C7/18
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

1.一種改善位線電容的半導體結構，其包括：

一襯底；

一存儲器疊層結構，形成于該襯底上；

多條位線，橫跨于該存儲器疊層結構上；

一第一階梯接觸結構，形成于該襯底上，該第一階梯接觸結構包括交錯疊層的多層導電平面以及多層絕緣平面，該多層導電平面通過該多層絕緣平面分開，用以分層連接多條位線至該存儲器疊層結構；

一第一組晶體管結構，形成于該多條位線通往該多層導電平面所經過的一第一區塊中，該第一組晶體管結構具有一環繞該第一區塊周圍的第一柵極；以及

一第一導電線，連接該第一柵極，以控制該第一柵極的電壓。

2.根據權利要求1所述的半導體結構，其中該第一組晶體管結構包括形成于該第一階梯接觸結構上方的一第一絕緣層、一柵極層、一第二絕緣層、一位于一貫穿孔內壁上的柵絕緣層以及一通過該柵絕緣層與該柵極層隔絕的一半導體層，該貫穿孔貫穿該第一絕緣層、該柵極層以及該第二絕緣層，該半導體層位于該貫穿孔中，且該半導體層鄰近于該第二絕緣層的一端具有一摻雜區，以作為該晶體管結構的源極區或漏極區，其中該第一組晶體管結構上方更包括一掩模層，覆蓋于該第二絕緣層上。

3.根據權利要求2所述的半導體結構，更包括一形成于該貫穿孔中且覆蓋該半導體層的第三絕緣層。

4.根據權利要求2所述的半導體結構，更包括：

一層間介電層，覆蓋于該掩模層上；以及

一導電插塞，該導電插塞貫穿該掩模層以及該層間介電層而形成于該晶體管結構上。

5.根據權利要求4所述的半導體結構，更包括另一導電插塞，該另一導電插塞貫穿該掩模層、該層間介電層以及該第二絕緣層而形成于該柵極層上。

6.根據權利要求2所述的半導體結構，其中該柵絕緣層的材質包括氧化硅，該柵極層為摻雜多晶硅層。

7.根據權利要求1所述的半導體結構，更包括：

一第二階梯接觸結構，形成于該襯底上，用以分層連接該多條位線至該存儲器疊層結構；

一第二組晶體管結構，形成于該多條位線通往該第二階梯接觸結構所經過的一第二區塊中，該第二組晶體管結構具有一環繞該第二區塊周圍的第二柵極；以及

一第二導電線，連接該第二柵極，以控制該第二柵極的電壓。

8.一種改善位線電容的半導體結構，其包括：

一襯底；

一第一存儲器疊層結構，形成于該襯底上；

多條第一區域位線及多條主位線，橫跨于該第一存儲器疊層結構上；

一第一階梯接觸結構，形成于該襯底上，該第一階梯接觸結構包括交錯疊層的多層導電平面以及多層絕緣平面，該多層導電平面通過該多層絕緣平面分開，用以分層連接該多條位線至該第一存儲器疊層結構；

一第一組晶體管結構，形成于該多條主位線通往該多層導電平面所經過的一第一區塊中，該第一組晶體管結構具有一環繞該第一區塊周圍的第一柵極；以及

一第一導電線，連接該第一柵極，以控制該第一柵極的電壓。

9.根據權利要求8所述的半導體結構，其中該第一組晶體管結構包括一由多層半導體層以及多層絕緣層交錯排列所組成的疊層結構、一柵絕緣層以及一柵極層，該柵絕緣層形成于該疊層結構上，該柵極層形成于該柵絕緣層上，該多層半導體層具有一摻雜區，以作為該第一組晶體管結構的源極區或漏極區。

10.根據權利要求9所述的半導體結構，其中該柵絕緣層的材質包括氧化硅，該柵極層為摻雜多晶硅層。

11.根據權利要求8所述的半導體結構，更包括：

一第二階梯接觸結構，形成于該襯底上，用以分層連接第二區域位線至一第二存儲器疊層結構；

一第二組晶體管結構，形成于該多條主位線通往該第二階梯接觸結構所經過的一第二區塊中，該第二組晶體管結構具有一環繞該第二區塊周圍的第二柵極；以及

一第二導電線，連接該第二柵極，以控制該第二柵極的電壓。

12.根據權利要求11所述的半導體結構，更包括：

一第三階梯接觸結構，位于該第一組晶體管結構與該第二組晶體管結構之間，用以分層連接該多條主位線至該第一組晶體管結構與該第二組晶體管結構。