[發明專利]支持光纖通道協議的數據傳輸裝置及傳輸方法有效
| 申請號: | 201210302672.9 | 申請日: | 2012-08-23 |
| 公開(公告)號: | CN102833002A | 公開(公告)日: | 2012-12-19 |
| 發明(設計)人: | 劉大同;彭宇;劉連勝;劉川;見其拓 | 申請(專利權)人: | 哈爾濱工業大學 |
| 主分類號: | H04B10/12 | 分類號: | H04B10/12;G06F13/38 |
| 代理公司: | 哈爾濱市松花江專利商標事務所 23109 | 代理人: | 牟永林 |
| 地址: | 150001 黑龍*** | 國省代碼: | 黑龍江;23 |
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| 摘要: | |||
| 搜索關鍵詞: | 支持 光纖 通道 協議 數據傳輸 裝置 傳輸 方法 | ||
技術領域
本發明涉及一種支持光纖通道協議的數據傳輸裝置及傳輸方法,屬于數據傳輸技術領域。
背景技術
隨著信息技術的發展,對大容量數據、遠距離數據進行傳輸的需求越來越迫切,現有的數據傳輸技術可以分為兩類:并行傳輸方式與串行傳輸方式。并行傳輸時數據的各位同時傳送,它以字或字節為單位并行進行。并行通信具有速度快的優點,但其使用的數據線較多,造成成本高;同時由于數據線較多,在長距離數據傳輸時,干擾會增加,數據也容易產生錯誤,不適于長距離數據傳輸。串行傳輸方式的數據是一位一位進行傳送,其特點為節省傳輸線、通信成本低、適合長距離數據傳送,常用的串行傳輸方式為RS232、RS422和RS485,其中RS232傳輸速率低于200kbps,傳輸距離小于15m;RS422傳輸速率可達到10Mbps,在速率低于100kbps時,可以達到最大傳輸距離為1219m;RS485在傳輸速率與傳輸距離方面指標與RS422相同。而其它高速串行傳輸如PCI-E、SRIO、USB、GE等,雖然支持數據傳輸速率最大可達10Gbps,但傳輸距離受限,最遠傳輸距離不超過2m。
發明內容
本發明是為了解決現有大容量、遠距離數據傳輸中,其數據傳輸方式不適于遠距離傳輸的問題,提供一種支持光纖通道協議的數據傳輸裝置及傳輸方法。
本發明所述支持光纖通道協議的數據傳輸裝置,它包括FPGA子板、POWER?PC子板和控制計算機,FPGA子板包括FPGA中央處理器、DDR2存儲器、第一SFP光模塊和第二SFP光模塊;POWER?PC子板包括PC主處理器、SDRAM存儲器、復雜可編程邏輯器CPLD、FLASH芯片、BOOTROM存儲器、以太網接口和異步串行通訊口UART,
FPGA中央處理器的存儲控制信號輸入輸出端連接DDR2存儲器的存儲控制信號輸出輸入端,FPGA中央處理器的第一傳輸數據輸入輸出端連接第一SFP光模塊的數據輸出輸入端,FPGA中央處理器的第二傳輸數據輸入輸出端連接第二SFP光模塊的數據輸出輸入端,FPGA中央處理器通過PCI總線接口與控制計算機連接,FPGA中央處理器的UP接口連接PC主處理器的UP接口,FPGA中央處理器的MII接口連接PC主處理器的MII接口,
PC主處理器的數據存儲信號輸出輸入端連接SDRAM存儲器的數據存儲信號輸入輸出端,PC主處理器的邏輯信號輸出輸入端連接復雜可編程邏輯器CPLD的邏輯信號輸入輸出端,PC主處理器的FLASH信號輸出輸入端連接FLASH芯片的FLASH信號輸入輸出端,PC主處理器的BOOT信號輸出輸入端連接BOOTROM存儲器的BOOT信號輸入輸出端,PC主處理器上設置有以太網接口和異步串行通訊口UART。
所述FPGA中央處理器包括數據組織與管理區、第一編解碼區、第二編解碼區、DDR2存儲器控制區、UP接口邏輯區、MII接口邏輯區和時鐘區,
FPGA中央處理器的數據組織與管理區通過PCI總線接口與控制計算機連接,數據組織與管理區的第一編解碼信號輸入輸出端連接第一編解碼區的編碼解碼信號輸出輸入端,第一編解碼區的傳輸數據輸入輸出端為FPGA中央處理器的第一傳輸數據輸入輸出端,數據組織與管理區的第二編解碼信號輸入輸出端連接第二編解碼區的編碼解碼信號輸出輸入端,第二編解碼區的傳輸數據輸入輸出端為FPGA中央處理器的第二傳輸數據輸入輸出端,
數據組織與管理區的UP接口信號輸出輸入端連接UP接口邏輯區的UP接口信號輸入輸出端,UP接口邏輯區的UP接口信號輸出輸入端為FPGA中央處理器的UP接口,
數據組織與管理區的MII接口信號輸出輸入端連接MII接口邏輯區的MII接口信號輸入輸出端,MII接口邏輯區的MII接口信號輸出輸入端為FPGA中央處理器的MII接口,
數據組織與管理區的存儲控制信號輸入輸出端連接DDR2存儲器控制區的存儲控制信號輸出輸入端,DDR2存儲器控制區的存儲控制信號輸入輸出端為FPGA中央處理器的存儲控制信號輸入輸出端,
數據組織與管理區的時鐘信號輸出輸入端連接時鐘區的時鐘信號輸入輸出端。
所述PC主處理器采用MPC8280芯片實現,
MPC8280芯片與二級60x總線連接,二級60x總線上掛接有復雜可編程邏輯器CPLD、FLASH芯片和BOOTROM存儲器,
MPC8280芯片與一級60x總線連接,一級60x總線上掛接SDRAM存儲器,
二級60x總線連接總線驅動區,總線驅動區連接一級60x總線,
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