[發明專利]去除電平信號中毛刺的方法

在審

• 申請號: 201210300838.3
• 申請日: 2012-08-22
• 公開（公告）號: CN103631314A
• 公開（公告）日: 2014-03-12
• 發明（設計）人: 王永流;張伸
• 申請（專利權）人: 上海華虹集成電路有限責任公司
• 主分類號: G06F1/04
• 分類號: G06F1/04;H03K5/01
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 戴廣志

技術領域

本發明涉及一種去除電平信號中毛刺的方法。

背景技術

隨著芯片功能的越來越復雜，越來越多的設計中都會用到功能復雜的模擬模塊，如存儲器等。這些模擬模塊對某些輸入信號有比較嚴格的要求，特別是異步的模擬信號，不能出現毛刺，否則都會導致錯誤的功能。一般消除毛刺的方法都是使用寄存器輸出，即用寄存器輸出的信號直接驅動模擬模塊的異步信號，這需要一個時鐘周期的時序延時。當該類操作在芯片中占主導地位的時候，芯片的工作速度被極大的降低了。如何在保證芯片工作速度的情況下，提供干凈的電平信號給異步模擬模塊，是電路設計的主要問題之一。

發明內容

本發明要解決的技術問題是提供一種去除電平信號中毛刺的方法，可以在不改變接口時序關系的前提下，用寄存器消除信號的毛刺，以保證異步模擬模塊的功能穩定。

為解決上述技術問題，本發明的去除電平信號中毛刺的方法，包括如下步驟：

步驟1，找到所關注的異步模擬模塊的輸入信號；

步驟2，追溯該輸入信號的源頭，判斷其是否由組合邏輯構成且有多多信號同時變化；

步驟3，計算出組合邏輯的最大時延Ddm；

步驟4,設置一個去毛刺寄存器,將其數據輸入端D與所述組合邏輯的輸出端相連接，將其輸出端Q與所述異步模擬模塊的輸入端相連接，其時鐘端使用與所述異步模擬模塊同一時鐘域的時鐘，并增加所述組合邏輯的輸入寄存器的時鐘延時Dce和去毛刺寄存器的時鐘延時Dcs的差，即Dce–Dcs，進行延時采樣。

本發明利用零周期路徑的特點，用比較少的開銷去除了毛刺，既保證了異步模擬模塊功能的正確性，提高了整個設計的可靠性，又沒有改變整個設計數據的時序關系，保證了原有的設計性能。另外，因為使用了零周期路徑，整個過程所增加的元件只有一個寄存器和時鐘樹上的少量緩沖器，所以芯片面積開銷亦非常少。

附圖說明

下面結合附圖與具體實施方式對本發明作進一步詳細的說明：

圖1是初始功能電路示意圖；

圖2是傳統的去除毛刺方法原理示意圖；

圖3是改進的去除毛刺方法原理示意圖。

具體實施方式

異步模擬模塊對輸入信號要求比較高，不能有毛刺，需要干凈的電平信號。在組合邏輯中，由于部分輸入在非常短的時間內同時變化，使得組合邏輯的輸出有毛刺輸出，而異步信號接口對毛刺敏感，且會影響到功能的正確性；因此過濾掉毛刺非常重要。

如圖1所示，假定設計中有輸入時鐘域clka，組合邏輯的輸出信號Si由若干個屬于輸入時鐘域clka的組合邏輯的輸入寄存器FFS1～FFSN的輸出信號組合而成，且對異步模擬模塊AIP來說是異步信號。假定輸入時鐘域clka在第n個時鐘周期的上升沿將數據輸入組合邏輯的輸入寄存器FFS1～FFSN，并產生組合邏輯的輸出信號Si送到異步模擬模塊AIP，且在同一個時鐘周期輸出異步模擬模塊的輸出信號So，該異步模擬模塊的輸出信號So在第n+1個時鐘周期的上升沿被接收寄存器FFR鎖存。

因異步模擬模塊AIP對信號的嚴格要求，組合邏輯的輸出信號Si不能出現毛刺，但是對于組合邏輯來說，因輸出（起點）寄存器多，每個寄存器的輸出到B點的延時不一樣，不可避免的會出現毛刺。

如圖2所示如果用去毛刺寄存器FFSM將組合邏輯的輸出信號Si采一拍，輸出去毛刺寄存器的輸出信號Sd，再送到B點，雖然可以消除毛刺，但是去毛刺寄存器的輸出信號Sd卻是在第n+1個時鐘周期將數據送到異步模擬模塊AIP，并在第n+2個時鐘周期被接收寄存器FFR鎖存，改變了原本的時序關系。

為了不改變與異步模擬模塊AIP接口的時序關系，可以使用一種“零周期”的路徑結構，結合寄存器輸出可消除毛刺的特點，對由組合信號合成的組合邏輯的輸出信號Si進行延遲采樣，使組合邏輯的輸出信號Si可以在第n個時鐘周期送到異步模擬模塊AIP接口，如圖3所示。

零周期路徑的起點是組合邏輯的輸入寄存器FFS1～FFSN，終點是用于去毛刺的去毛刺寄存器FFSM，同屬于輸入時鐘域clka；組合邏輯的輸入寄存器FFS1～FFSN和接收寄存器FFR的時鐘是平衡的。

假定去毛刺寄存器的時鐘延時為Dcs，從組合邏輯的輸入寄存器FFS1～FFSN到去毛刺寄存器FFSM的最長路徑延時為Ddm（組合邏輯的最大時延），去毛刺寄存器FFSM的時鐘延時Dce的建立時間為Tsetup1，數據鎖存延時為Dq，異步模擬模塊AIP的輸出信號So的延時為Da，接收寄存器FFR建立時間為Tsetup2，輸入時鐘域clka的時鐘周期為P，當滿足兩個條件：