[發明專利]去除電平信號中毛刺的方法在審
| 申請號： | 201210300838.3 | 申請日： | 2012-08-22 |
| 公開（公告）號： | CN103631314A | 公開（公告）日： | 2014-03-12 |
| 發明（設計）人： | 王永流;張伸 | 申請（專利權）人： | 上海華虹集成電路有限責任公司 |
| 主分類號： | G06F1/04 | 分類號： | G06F1/04;H03K5/01 |
| 代理公司： | 上海浦一知識產權代理有限公司 31211 | 代理人： | 戴廣志 |
| 地址： | 201203 上海*** | 國省代碼： | 上海;31 |
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| 摘要： | |||
| 搜索關鍵詞： | 去除 電平 信號 毛刺 方法 | ||
1.一種去除電平信號中毛刺的方法，其特征在于，包括如下步驟：
步驟1，找到所關注的異步模擬模塊的輸入信號；
步驟2，追溯該輸入信號的源頭，判斷其是否由組合邏輯構成且有多個信號同時變化；
步驟3，計算出組合邏輯的最大時延Ddm；
步驟4,設置一個去毛刺寄存器,將其數據輸入端D與所述組合邏輯的輸出端相連接，將其輸出端Q與所述異步模擬模塊的輸入端相連接，其時鐘端使用與所述異步模擬模塊同一時鐘域的時鐘，并增加所述組合邏輯的輸入寄存器的時鐘延時Dce和該去毛刺寄存器的時鐘延時Dcs的差，即Dce–Dcs，進行延時采樣。
2.如權利要求1所述的方法，其特征在于，步驟3中所述最大時延Ddm應滿足如下條件：
Ddm+Tsetup1+Dq+Da+Tsetup2<P；
其中，Tsetup1為組合邏輯的輸出寄存器的時鐘延時Dce的建立時間；Dq為數據鎖存的延時；Da為異步模擬模塊輸出信號的延時；Tsetup2為接收寄存器的建立時間；P為輸入時鐘域的時鐘周期。
3.如權利要求1所述的方法，其特征在于，步驟4中所述時鐘延時差Dce-Dcs需滿足以下兩個條件：
Ddm+Tsetup1<Dce-Dcs；
Dce-Dcs+Dq+Da+Tsetup2<P；
其中，Tsetup1為組合邏輯的輸出寄存器的時鐘延時Dce的建立時間；Dce為組合邏輯的輸入寄存器的時鐘延時；Dcs為去毛刺寄存器的時鐘延時；Dq為數據鎖存的延時；Da為異步模擬模塊輸出信號的延時；Tsetup2為接收寄存器的建立時間；P為輸入時鐘域的時鐘周期。
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