[發(fā)明專利]半導體結(jié)構(gòu)及其形成方法

有效

• 申請?zhí)枺?/td>: 201210298136.6
• 申請日: 2012-08-20
• 公開（公告）號: CN103390648A
• 公開（公告）日: 2013-11-13
• 發(fā)明（設計）人: 陳柏羽;黃婉華;陳晶盈;吳國銘
• 申請（專利權(quán)）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L21/336
• 代理公司: 北京德恒律治知識產(chǎn)權(quán)代理有限公司 11409
• 代理人: 章社杲;孫征

技術領域

本發(fā)明總的來說涉及半導體結(jié)構(gòu)，更具體地，涉及具有源極部件和鄰接的降壓拾取區(qū)(buck?pick-up?region)的器件及其形成方法。

背景技術

常規(guī)對接接觸件用于減少半導體器件的面積，以便增加其上電路的密度，并且對接接觸件廣泛用于功率金屬氧化物半導體場效晶體管(MOSFET)中以增加單元密度和減少導通電阻。對接接觸件是兩個端部具有相同電勢的節(jié)點。例如，晶體管的源極/漏極區(qū)共用具有相鄰降壓拾取區(qū)的接觸節(jié)點。這種接觸節(jié)點是對接接觸件。在另一個實例中，兩個相鄰的晶體管連接至用于它們對應的源極/漏極區(qū)同一接觸節(jié)點。這種接觸節(jié)點也是對接接觸件。

半導體工藝已發(fā)展到縮小半導體節(jié)點。這種規(guī)模縮小工藝通常通過增加生產(chǎn)效率和降低相關成本來提供優(yōu)勢。這樣的規(guī)模縮小還增加了處理集成電路的復雜性。

雖然對接接觸件有很多優(yōu)點，但是存在許多與發(fā)展規(guī)模縮小的半導體器件相關的挑戰(zhàn)。已經(jīng)實施針對對接接觸件的結(jié)構(gòu)和工藝的各種技術以嘗試和進一步提高晶體管器件的性能。

發(fā)明內(nèi)容

為了解決現(xiàn)有技術中所存在的缺陷，根據(jù)本發(fā)明的一方面，提供了一種半導體結(jié)構(gòu)，包括：第一柵極結(jié)構(gòu)，設置在襯底上；至少一個輕摻雜區(qū)，具有第一導電類型，并且與位于所述襯底中的所述柵極結(jié)構(gòu)鄰接；源極部件和漏極部件，具有所述第一導電類型，并且位于所述襯底中的所述柵極結(jié)構(gòu)的相對側(cè)，其中，所述源極部件位于所述至少一個輕摻雜區(qū)中；以及第一降壓拾取區(qū)，具有第二導電類型，并且與位于所述至少一個輕摻雜區(qū)中的所述源極部件鄰接。

該半導體結(jié)構(gòu)進一步包括與所述源極部件鄰接并與所述第一降壓拾取區(qū)相對的第二降壓拾取區(qū)。

在該半導體結(jié)構(gòu)中，所述第一降壓拾取區(qū)和所述第二降壓拾取區(qū)間隔約0.2μm至約10μm范圍內(nèi)的距離W。

在該半導體結(jié)構(gòu)中，所述第一降壓拾取區(qū)的深度D_P基本上大于所述至少一個輕摻雜區(qū)的深度D_L。

在該半導體結(jié)構(gòu)中，所述第一降壓拾取區(qū)包括約1E15至5E15原子/平方厘米的劑量范圍內(nèi)的硼。

該半導體結(jié)構(gòu)，進一步包括設置在所述源極部件和所述第一降壓拾取區(qū)上的自對準多晶硅化物層。

在該半導體結(jié)構(gòu)中，所述自對準多晶硅化物層延伸進所述襯底中達深度D_S，并且所述深度D_S大于所述至少一個輕摻雜區(qū)的深度D_L。

該半導體結(jié)構(gòu)進一步包括設置在所述自對準多晶硅化物層上的接觸塞。

該半導體結(jié)構(gòu)進一步包括與所述第一柵極結(jié)構(gòu)相鄰的第二柵極結(jié)構(gòu)，所述第二柵極結(jié)構(gòu)共用所述第一柵極結(jié)構(gòu)的所述源極部件和所述降壓拾取區(qū)。

該半導體結(jié)構(gòu)進一步包括隔離件，位于覆蓋所述至少一個輕摻雜區(qū)的一部分的所述第一柵極結(jié)構(gòu)的側(cè)壁上，其中，電流通路從所述漏極部件開始，經(jīng)過所述第一柵極結(jié)構(gòu)的下方，沿著所述被覆蓋的輕摻雜區(qū)到達所述源極部件。

根據(jù)本發(fā)明的另一方面，提供了一種半導體結(jié)構(gòu)，包括：第一柵極結(jié)構(gòu)和相鄰的第二柵極結(jié)構(gòu)，所述第一柵極結(jié)構(gòu)和所述第二柵極結(jié)構(gòu)設置在襯底上；阱區(qū)，設置在所述第一柵極結(jié)構(gòu)和所述第二柵極結(jié)構(gòu)之間的所述襯底中，所述阱區(qū)具有第一導電類型；輕摻雜區(qū)，設置在所述阱區(qū)中，所述輕摻雜區(qū)具有第二導電類型；重摻雜區(qū)，設置在所述輕摻雜區(qū)中，所述重摻雜區(qū)具有所述第二導電類型；以及第一降壓拾取區(qū)，與位于所述輕摻雜區(qū)中的所述重摻雜區(qū)鄰接，所述第一降壓拾取區(qū)具有所述第一導電類型。

該半導體結(jié)構(gòu)進一步包括位于所述輕摻雜區(qū)中的第二降壓拾取區(qū)，其中，所述重摻雜區(qū)位于所述第一降壓拾取區(qū)和所述第二降壓拾取區(qū)之間。

在該半導體結(jié)構(gòu)中，所述第一降壓拾取區(qū)和所述第二降壓拾取區(qū)間隔約0.2μm至約10μm范圍內(nèi)的距離W。

在該半導體結(jié)構(gòu)中，所述第一降壓拾取區(qū)的深度D_P大于所述輕摻雜區(qū)的深度D_L。

在該半導體結(jié)構(gòu)中，所述第一降壓拾取區(qū)包括約1E15至約5E15原子/平方厘米的劑量范圍內(nèi)的硼。

該半導體結(jié)構(gòu)進一步包括設置在所述重摻雜區(qū)和所述第一降壓拾取區(qū)上的自對準多晶硅化物層。

在該半導體結(jié)構(gòu)中，所述自對準多晶硅化物層延伸進所述襯底中達深度D_S，并且所述深度D_S大于所述輕摻雜區(qū)的深度D_L。