[發明專利]一種半導體器件的形成方法

有效

• 申請號: 201210292495.0
• 申請日: 2012-08-16
• 公開（公告）號: CN103594347A
• 公開（公告）日: 2014-02-19
• 發明（設計）人: 鮑宇
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L21/336
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;高偉

技術領域

本發明是涉及一種半導體制造技術領域，更確切的說，本發明涉及可包括金屬氧化物半導體場效應晶體管（MOSFET）器件的半導體的形成方法。

背景技術

隨著包括MOSFET器件在內的半導體器件尺寸的減小，尤其隨著MOSFET柵電極尺寸的減小，短溝道效應等新效應在MOSFET器件中更為突出，短溝道效應源于MOSFET中溝道區上的柵電極的不充分電控電平，有害的短溝道效應會導致MOSFET中大的MOSFET關態電流、高的備用功耗和有害的電參數變化。現有技術中也有一些嘗試來解決上述問題，例如將MOSFET器件制成具有不摻雜且很薄的體區域，其包括不摻雜且很薄的溝道區域；但是這樣的結構會對其他的電參數造成損害。所以需要一種半導體器件的形成方法來解決以上問題。

發明內容

鑒于以上問題，本發明提供一種半導體的形成方法，包括以下步驟：a)提供半導體襯底；b)在所述襯底上依次形成柵極介電層、多晶硅層和硬掩膜層；c)圖案化所述硬掩膜層，并暴露柵極區域的所述多晶硅層；d)對所述柵極區域的多晶硅層執行i)第一功函數調整離子注入的步驟及在所述柵極區域的多晶硅層上和所述硬掩膜層的側墻上形成第一間隙壁的步驟，或ii)在所述柵極區域的多晶硅層上和所述硬掩膜層的側墻上形成第一間隙壁，執行第二功函數調整離子注入的步驟，或iii)第一功函數調整離子注入的步驟、在所述柵極區域的多晶硅層上和所述硬掩膜層的側墻上形成第一間隙壁的步驟及執行第二功函數調整離子注入的步驟；e)在所述柵極區域的多晶硅層上和所述第一間隙壁上形成第二間隙壁；f)依次去除所述硬掩膜層、柵極區域以外的所述多晶硅層和柵極介電層、所述第一間隙壁和所述第二間隙壁，形成具有橫向可變的功函數的柵極；g)執行形成源極和漏極的步驟。

進一步，其中步驟f)以所述第一間隙壁和所述第二間隙壁為掩膜執行所述柵極區域以外的多晶硅層和柵極介電層的去除。

進一步，其中步驟d)的ii）和iii)中以所述第一間隙壁為掩膜執行所述第二功函數調整離子注入的步驟。

進一步，其中所述第二間隙壁的寬度等于、小于或大于所述第一間隙壁的寬度。

進一步，其中還包括步驟e）后以所述第一間隙壁和所述第二間隙壁為掩膜執行第三功函數調整離子注入的步驟和形成第三間隙壁的步驟；步驟f）所述柵極區域以外的多晶硅層和柵極介電層的去除是以所述第一間隙壁、所述第二間隙壁和所述第三間隙壁為掩膜執行的；步驟f）還包括在所述柵極區域以外的多晶硅層和柵極介電層的去除步驟之后執行所述第三間隙壁去除的步驟。

進一步，其中所述第三間隙壁的寬度等于、小于或大于所述第一間隙壁的寬度。

進一步，其中所述柵極具有對稱或不對稱的功函數

進一步，其中所述功函數調整離子的注入劑量為10E10-10E20離子/cm2。

進一步，其中使用第III族或第V族元素離子作為所述功函數調整離子。

進一步，其中步驟b)中所述形成的硬掩膜層具有大于100埃的厚度。

進一步，還包括在步驟g)之前形成LDD的步驟。

進一步，其中所述半導體器件是MOSFET。

進一步，還包括在所述第三間隙壁上多次重復形成間隙壁以及進行功函數調整離子注入的步驟。

由于采用了本發明的半導體器件的形成方法，可以形成具有橫向可變的（其可以是對稱或不對稱的）功函數的柵極且可以控制使柵極的邊緣區域的功函數高于或低于柵極的中間位置的功函數，以及在橫向上具有多個調整層次功函數的柵極。即可以容易地通過本發明的掩膜來在所選擇的區域上形成具有橫向可變的功函數的柵極的半導體器件。由于解決了現有技術中溝道區上的柵電極的不充分電控電平的問題，本發明的方法可以有效提高半導體器件的性能。

附圖說明

圖1-7是本發明各個工藝步驟的器件剖面圖。

具體實施方式

在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。

為了徹底理解本發明，將在下列的描述中提出詳細的步驟，以便闡釋本發明提出半導體器件的形成方法。顯然，本發明的施行并不限定于半導體領域的技術人員所熟習的特殊細節。本發明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發明還可以具有其他實施方式。