[發(fā)明專利]一種半導(dǎo)體器件的形成方法

有效

• 申請?zhí)枺?/td>: 201210291312.3
• 申請日: 2012-08-16
• 公開（公告）號: CN103594346B
• 公開（公告）日: 2017-04-05
• 發(fā)明（設(shè)計）人: 鮑宇
• 申請（專利權(quán)）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L21/336
• 代理公司: 北京市磐華律師事務(wù)所11336
• 代理人: 董巍,高偉

技術(shù)領(lǐng)域

本發(fā)明是涉及一種半導(dǎo)體制造技術(shù)領(lǐng)域，更確切的說，本發(fā)明涉及可包括金屬氧化物半導(dǎo)體場效應(yīng)晶體管（MOSFET）器件的半導(dǎo)體的形成方法。

背景技術(shù)

隨著包括MOSFET器件在內(nèi)的半導(dǎo)體器件尺寸的減小，尤其隨著MOSFET柵電極尺寸的減小，短溝道效應(yīng)等新效應(yīng)在MOSFET器件中更為突出，短溝道效應(yīng)源于MOSFET中溝道區(qū)上的柵電極的不充分電控電平，有害的短溝道效應(yīng)會導(dǎo)致MOSFET中大的MOSFET關(guān)態(tài)電流、高的備用功耗和有害的電參數(shù)變化。現(xiàn)有技術(shù)中也有一些嘗試來解決上述問題，例如將MOSFET器件制成具有不摻雜且很薄的體區(qū)域，其包括不摻雜且很薄的溝道區(qū)域；但是這樣的結(jié)構(gòu)會對其他的電參數(shù)造成損害。所以需要一種半導(dǎo)體器件的形成方法來解決以上問題。

發(fā)明內(nèi)容

鑒于以上問題，本發(fā)明提供一種半導(dǎo)體的形成方法，包括以下步驟：a)提供半導(dǎo)體襯底；b)在所述襯底上依次形成柵極介電層、多晶硅層和第一硬掩膜層；c)圖案化柵極區(qū)域的所述第一硬掩膜層，并暴露柵極區(qū)域的所述多晶硅層；d)對所述柵極區(qū)域的多晶硅層執(zhí)行一次或多次功函數(shù)調(diào)整離子注入；e)在所述柵極區(qū)域的多晶硅層上形成第二硬掩膜層；f)依次去除所述第一硬掩膜層、柵極區(qū)域以外的所述多晶硅層和所述第二硬掩膜層，形成具有橫向可變的功函數(shù)的柵極；g)執(zhí)行形成源極和漏極的步驟。

進一步，其中所述功函數(shù)調(diào)整離子的注入劑量為10E10-10E20離子/cm2。

進一步，其中使用第III族或第V族元素離子作為所述功函數(shù)調(diào)整離子。

進一步，其中所述步驟d)為：以所述圖案化了的第一硬掩膜層為掩膜執(zhí)行所述功函數(shù)調(diào)整離子注入。

進一步，其中所述步驟d)為：在所述柵極區(qū)域的多晶硅層上和所述第一硬掩膜層的內(nèi)側(cè)側(cè)壁的一側(cè)上形成間隙壁；以所述第一硬掩膜層和所述一側(cè)的間隙壁為掩膜執(zhí)行所述功函數(shù)調(diào)整離子注入。

進一步，其中所述步驟d)為：在所述柵極區(qū)域的多晶硅層上和所述第一硬掩膜層的內(nèi)側(cè)側(cè)壁的兩側(cè)上形成間隙壁；以所述第一硬掩膜層和所述兩側(cè)的間隙壁為掩膜執(zhí)行所述功函數(shù)調(diào)整離子注入。

進一步，其中所述步驟f)還包括在去除所述柵極區(qū)域以外的多晶硅層后去除所述間隙壁的步驟。

進一步，其中步驟b)中所述形成的第一硬掩膜層具有大于100埃的厚度。

進一步，還包括在步驟g)之前形成LDD的步驟。

進一步，其中所述半導(dǎo)體器件是MOSFET。

進一步，其中所述柵極具有橫向可變且不對稱的功函數(shù)。

進一步，還包括在所述間隙壁上多次重復(fù)形成間隙壁以及進行功函數(shù)調(diào)整離子注入的步驟。

由于采用了本發(fā)明的半導(dǎo)體器件的形成方法，可以形成具有橫向可變的（其可以是對稱或不對稱的）功函數(shù)的柵極，其可以是具有多個調(diào)整層次功函數(shù)的柵極。即可以容易地通過本發(fā)明的掩膜來在所選擇的區(qū)域上形成具有橫向可變的功函數(shù)的柵極的半導(dǎo)體器件。由于解決了現(xiàn)有技術(shù)中溝道區(qū)上的柵電極的不充分電控電平的問題，本發(fā)明的方法可以有效提高半導(dǎo)體器件的性能。

附圖說明

圖1-8是本發(fā)明各個工藝步驟的器件剖面圖。

具體實施方式

在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進行描述。

為了徹底理解本發(fā)明，將在下列的描述中提出詳細的步驟，以便闡釋本發(fā)明提出半導(dǎo)體器件的形成方法。顯然，本發(fā)明的施行并不限定于半導(dǎo)體領(lǐng)域的技術(shù)人員所熟習(xí)的特殊細節(jié)。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。

應(yīng)當(dāng)理解的是，當(dāng)在本說明書中使用術(shù)語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合接下來，將結(jié)合附圖更加完整地描述本發(fā)明。

參見圖1。提供半導(dǎo)體襯底200。所述襯底可以為以下所提到的材料中的至少一種：硅、絕緣體上硅（SOI）、絕緣體上層疊硅（SSOI）、絕緣體上層疊鍺化硅（S-SiGeOI）以及絕緣體上鍺化硅（SiGeOI）等。在所述襯底中可以形成有摻雜區(qū)域和/或隔離結(jié)構(gòu)，所述隔離結(jié)構(gòu)為淺溝槽隔離（STI）結(jié)構(gòu)或者局部氧化硅（LOCOS）隔離結(jié)構(gòu)。在本發(fā)明的實施例中，所述襯底可以為Si襯底。