[發明專利]半導體集成電路制造的方法

有效

• 申請號: 201210288951.4
• 申請日: 2012-08-14
• 公開（公告）號: CN103426821A
• 公開（公告）日: 2013-12-04
• 發明（設計）人: 解子顏;張銘慶;黃淵圣;戴銘家;陳昭成
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/82
• 分類號: H01L21/82
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;孫征

技術領域

本發明涉及半導體技術領域，更具體地，涉及半導體集成電路制造的方法。

背景技術

半導體集成電路(IC)產業已經歷了指數式增長。IC設計和材料方面的技術進步使得已推出了數代IC，其中每代具有比前代更小并且更復雜的電路。在IC演進的歷程中，幾何尺寸(即，使用制造工藝可生成的最小部件(或者線路))降低的同時，功能密度(即，單位芯片面積上互連器件的數目)普遍增加。

尺寸縮減工藝一般通過提高生產效率和降低相關成本來提供優勢。這種尺寸縮減也增加了IC加工和制造的復雜性。對于意識到的這些進步，IC加工和制造方面也需要類似的發展。當半導體器件(例如，金屬氧化物半導體場效應晶體管(MOSFET))通過各種技術節點縮減尺寸時，高-k(HK)介電材料和金屬柵極(MG)通常被認為是形成場效應晶體管(FET)的柵極堆疊件。集成問題出現在各種金屬柵FET形成到單個IC電路上時，尤其是當電阻器被集成在電路中時。例如，用于HKMG的柵極置換工藝通常包括蝕刻工藝以去除多晶硅柵極。然而，蝕刻工藝可能損壞任何多晶硅電阻器以及使其變凹，從而造成多晶硅電阻器的電阻與設計目標偏離。人們期望該方面的改進。

發明內容

為了解決現有技術中所存在的問題，根據本發明的一個方面，提供了一種用于制造半導體集成電路(IC)的方法，所述方法包括：

接收半導體器件，所述半導體器件包括：

具有場效應晶體管(FET)區域和高電阻器(Hi-R)區域的半導體襯底；

在所述FET區域中的具有第一硬掩模的偽柵極堆疊件，以及

在所述Hi-R區域中的具有所述第一硬掩模的Hi-R堆疊件；

圖案化所述第一硬掩模以形成第一凹槽；

去除所述第一硬掩模；

在所述Hi-R堆疊件中形成第二凹槽；

在所述Hi-R堆疊件中的所述第二凹槽中形成第二硬掩模；以及

在所述第二硬掩模的任一側實施柵極溝槽蝕刻，從而形成Hi-R。

在可選實施例中，所述第一凹槽形成在所述Hi-R堆疊件中的所述第一硬掩模中。

在可選實施例中，所述Hi-R堆疊件包括位于所述第一硬掩模下方的偽多晶硅層。

在可選實施例中，所述第二凹槽形成在所述Hi-R堆疊件中的所述偽多晶硅層中。

在可選實施例中，所述第二凹槽的寬度(w)限定所述Hi-R堆疊件的臨界尺寸(CD)。

在可選實施例中，所述第二硬掩模通過用層間介電(ILD)層填充所述第二凹槽來形成。

在可選實施例中，所述ILD層包括多層。

在可選實施例中，所述Hi-R通過將所述第二硬掩模用作蝕刻掩模進行柵極溝槽蝕刻來形成。

在可選實施例中，所述Hi-R通過具有自對準蝕刻特性的柵極溝槽蝕刻形成。

在可選實施例中，所述Hi-R的臨界尺寸等于所述第二硬掩模的寬度。

在可選實施例中，所述方法進一步包括：用金屬柵極材料填充所述柵極溝槽；以及實施化學金屬拋光(CMP)以去除多余的金屬柵材料。

根據本發明的另一方面，還提供了一種用于制造半導體集成電路(IC)的方法，所述方法包括：

接收半導體器件，所述半導體器件包括半導體襯底以及具有第一硬掩模的偽柵極堆疊件和具有所述第一硬掩模的Hi-R堆疊件；

蝕刻所述第一硬掩模以在所述Hi-R堆疊件中形成第一凹槽；

去除所述第一硬掩模；

在所述Hi-R堆疊件中形成第二凹槽；

用ILD層填充所述第二凹槽；

實施化學機械拋光(CMP)以暴露出偽多晶硅層；

在所述Hi-R堆疊件中形成第二硬掩模；以及

在所述半導體襯底中形成柵極溝槽，其中所述第二硬掩模和所述柵極溝槽被用于在所述半導體襯底中形成Hi-R。

在可選實施例中，所述Hi-R堆疊件包括位于所述第一硬掩模下方的偽多晶硅層。

在可選實施例中，所述第二凹槽形成在所述Hi-R堆疊件中的所述偽多晶硅層中。

在可選實施例中，所述第一硬掩模通過等離子體干蝕刻去除。

在可選實施例中，所述Hi-R的臨界尺寸由所述第二凹槽的寬度(w)限定。

在可選實施例中，所述ILD層包括ILD堆疊件。

在可選實施例中，所述第二硬掩模包括所述ILD堆疊件的一部分。

在可選實施例中，所述Hi-R通過具有自對準特性的柵極溝槽蝕刻形成。